CN114863978A - 非易失性存储器及其擦除操作方法、非易失性存储*** - Google Patents

Abstract

本申请提供一种非易失性存储器及其擦除操作方法、存储***。该擦除操作方法包括：在预擦除阶段内的t0时刻之后，使第一位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；在预擦除阶段内的t2时刻之前，向第一漏极选择线施加接地电压，并在t2时刻之后保持第一漏极选择线为浮置状态；以及在擦除阶段，向待擦除的存储单元连接的至少一个第一字线施加偏置电压，其中，目标擦除电压与偏置电压的差值大于擦除阈值。

Description

非易失性存储器及其擦除操作方法、非易失性存储***

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种非易失性存储器、非易失性存储器的擦除操作方法、非易失性存储***、适用于神经网络算法的非易失性存储器以及适用于神经网络算法的非易失性存储***。

背景技术

非易失性存储器能够在断电后仍保留存储于其中的数据，并且广泛应用于计算机、蜂窝电话、智能手机、个人数字助理及其它电子设备***。一种类型的非易失性存储器可包括由例如多个存储单元串联构成的NAND串，多个NAND串的一端与共同的源极线连接以构成存储块(block)，从而使得这些NAND串所包括的多个存储单元以存储块为单位在一次擦除操作过程中被擦除，而在一次擦除操作过程中选择性地使部分存储单元被擦除较为困难。

另一方面，人工神经网络(简称为神经网络)的快速发展使得人工智能方面的研究引发了新的浪潮。当利用非易失性存储器执行神经网络算法时，随着神经网络的参数规模和运算量急速提升，神经网络的硬件平台面临着存储利用率与计算参数参与量不匹配所带来的问题。

发明内容

本申请一方面提供了一种非易失性存储器的擦除操作方法，其中，该非易失性存储器包括存储块，存储块包括多个存储串，多个存储串中的至少一个第一存储串连接于第一位线和源极线之间，并包括靠近第一位线的漏极选择晶体管以及漏极选择晶体管与源极线之间的多个存储单元，漏极选择晶体管和存储单元分别与漏极选择线和字线连接，该方法包括：在预擦除阶段内的t0时刻之后，使第一位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；在预擦除阶段内的t2时刻之前，向第一漏极选择线施加接地电压，并在t2时刻之后保持第一漏极选择线为浮置状态；以及在擦除阶段，向待擦除的存储单元连接的至少一个第一字线施加偏置电压，其中，目标擦除电压与偏置电压的差值大于擦除阈值。

在一些实施方式中，第一存储串还包括位于多个存储单元与源极线之间的源极选择晶体管，源极选择晶体管与源极选择线连接，该方法还包括：在预擦除阶段内的t0时刻之后，使源极选择线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；或者在预擦除阶段和擦除阶段，保持源极选择线为浮置状态。

在一些实施方式中，该方法还包括：在预擦除阶段内的t3时刻之前，向第一字线以外的第二字线施加接地电压，并在t3时刻之后保持第二字线为浮置状态。

在一些实施方式中，存储块还包括第一漏极选择线以外的第二漏极选择线，该方法还包括：在预擦除阶段内的t1时刻之前，向第二漏极选择线施加接地电压，并在t1时刻之后保持第二漏极选择线为浮置状态，其中，t1时刻早于t2时刻。

在一些实施方式中，存储块还包括第一位线以外的第二位线，该方法还包括：在预擦除阶段内的t2时刻之后，使第二位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标非擦除电压。

在一些实施方式中，目标非擦除电压小于目标擦除电压。

在一些实施方式中，第一存储串还包括位于漏极选择晶体管与多个存储单元之间的漏极虚设存储单元，漏极虚设存储单元与漏极虚设字线连接，该方法还包括：在预擦除阶段内的t3时刻之前，向漏极虚设字线施加接地电压，并在t3时刻之后保持漏极虚设字线为浮置状态。

在一些实施方式中，第一存储串还包括位于源极选择晶体管与多个存储单元之间的源极虚设存储单元，源极虚设存储单元与源极虚设字线连接，该方法还包括：在预擦除阶段内的t1时刻之前，向源极虚设字线施加接地电压，并在t1时刻之后保持源极虚设字线为浮置状态，其中，t1时刻早于t2时刻。

在一些实施方式中，偏置电压为接地电压。

本申请另一方面提供了一种非易失性存储器，该非易失性存储器包括：存储块，存储块包括多个存储串，多个存储串中的至少一个第一存储串连接于第一位线和源极线之间，并包括靠近第一位线的漏极选择晶体管以及漏极选择晶体管与源极线之间的多个存储单元，漏极选择晶体管和存储单元分别与漏极选择线和字线连接；以及***电路被配置为：在预擦除阶段内的t0时刻之后，使第一位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；在预擦除阶段内的t2时刻之前，向第一漏极选择线施加接地电压，并在t2时刻之后保持第一漏极选择线为浮置状态；以及在擦除阶段，向待擦除的存储单元连接的至少一个第一字线施加偏置电压，其中，目标擦除电压与偏置电压的差值大于擦除阈值。

在一些实施方式中，第一存储串还包括位于多个存储单元与源极线之间的源极选择晶体管，源极选择晶体管与源极选择线连接，***电路还被配置为：在预擦除阶段内的t0时刻之后，使源极选择线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；或者在预擦除阶段和擦除阶段，保持源极选择线为浮置状态。

在一些实施方式中，***电路还被配置为：在预擦除阶段内的t3时刻之前，向第一字线以外的第二字线施加接地电压，并在t3时刻之后保持第二字线为浮置状态。

在一些实施方式中，存储块还包括第一漏极选择线以外的第二漏极选择线***电路还被配置为：在预擦除阶段内的t1时刻之前，向第二漏极选择线施加接地电压，并在t1时刻之后保持第二漏极选择线为浮置状态，其中，t1时刻早于t2时刻。

在一些实施方式中，存储块还包括第一位线以外的第二位线，***电路还配配置为：在预擦除阶段内的t2时刻之后，使第二位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标非擦除电压。

在一些实施方式中，目标非擦除电压小于目标擦除电压。

在一些实施方式中，第一存储串还包括位于漏极选择晶体管与多个存储单元之间的漏极虚设存储单元，漏极虚设存储单元与漏极虚设字线连接，***电路还被配置为：在预擦除阶段内的t3时刻之前，向漏极虚设字线施加接地电压，并在t3时刻之后保持漏极虚设字线为浮置状态。

在一些实施方式中，第一存储串还包括位于源极选择晶体管与多个存储单元之间的源极虚设存储单元，源极虚设存储单元与源极虚设字线连接，***电路还被配置为：在预擦除阶段内的t1时刻之前，向源极虚设字线施加接地电压，并在t1时刻之后保持源极虚设字线为浮置状态，其中，t1时刻早于t2时刻。

在一些实施方式中，偏置电压为接地电压。

本申请另一方面还提供了一种非易失性存储***，该非易失性存储***包括：如前文中任意实施方式所描述的至少一个非易失性存储器；以及控制器，连接至少一个非易失性存储器，被配置为控制非易失性存储器中的***电路。

本申请另一方面又提供了一种适用于神经网络算法的非易失性存储器，其中，非易失性存储器包括位于不同存储串中的多个存储单元，多个存储单元与同一字线连接，并对应于神经网络中的一个神经元，多个存储单元所在多个存储串分别连接至多条位线；以及***电路，被配置为：向多条位线施加多个位线电压，位线电压作为神经网络中的神经元的一个输入；向与多个存储单元连接的字线施加读取电压；基于多个存储单元中的多个电导值，确定神经元的输出，电导值作为神经元的输入对应的权重；以及对多个存储单元中的至少一个存储单元执行编程操作，或者根据前文中任意实施方式所描述的擦除操作方法执行擦除操作，以调整电导值，其中，第一存储串和第一字线的数量为一个。

本申请另一方面再提供了一种适用于神经网络算法的非易失性存储***，该非易失性存储***包括：如前文中任意实施方式所描述的至少一个非易失性存储器；以及控制器，连接至少一个非易失性存储器，被配置为控制非易失性存储器中的***电路。

根据本申请的至少一个实施方式，一方面，本申请提供的一种非易失性存储器、非易失性存储器的擦除操作方法以及非易失性存储***，利用GIDL电流产生进入存储块中的一些选择的存储串中的空穴，从而使得这些选择的存储串的沟道层的电势升高，同时利用一些选择的字线与选择的存储串的沟道层的电势差，使得选择的存储串中的至少一个选择的存储单元被擦除，有利于提高非易性存储器的擦除操作灵活性。同时，还可通过选择性地擦除部分存储单元，增加选择性地增加这部分存储单元的读取窗口，以提高存储单元的读取准确性。

另一方面，本申请提供的一种适用于神经网络算法的非易失性存储器以及适用于神经网络算法的非易失性存储***，利用非易失性存储器中的单个存储单元的电导值作为神经网络中神经元的一个输入所对应的权重，能够提高利用非易性存储器来存储神经网络的参数的存储利用率，有利于发挥非易性存储器高存储密度的优势。同时，无需增设例如减法器来计算电导差值，有利于与现有的***电路兼容，并且也可避免消耗一部分存储容量来存储这些电导差值，进一步地提高非易性存储器的存储利用率。此外，通过对调整单个存储单元的电导值来调整权重，能够应对当两个存储单元的各自电导值达到上限后，无法继续对权重进行调整的问题，有利于实现更加复杂的深度神经网络。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请实施方式的连接到主机的非易失性存储***的功能框图；

图2是根据本申请实施方式的非易失性存器的功能框图；

图3是根据本申请实施方式的存储单元阵列的等效电路图；

图4是根据本申请实施方式的存储串与各个控制线连接的物理结构剖面示意图；

图5是根据本申请实施方式的非易失性存器的擦除操作方法的流程图；

图6是根据图5示出的擦除操作方法的各个控制线的电压波形示意图；

图7是根据本申请实施方式的三层神经网络结构示意图；

图8是根据本申请实施方式的神经网络的训练过程的流程图；

图9是根据本申请实施方式的用于执行神经网络的非易失性存储器的操作方法的流程图；

图10是根据图3示出的存储单元阵列中的二维存储单元阵列的等效电路图；

图11是根据本申请实施方式的为确定神经元的输出向n条字线所施加的电压的波形图；

图12是根据本申请另一实施方式的用于执行神经网络的非易失性存储器的操作方法的示意图；以及

图13是根据本申请实施方式的存储单元的电导值与执行编程操作和擦除操作的时间的曲线图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一部分也可被称作第二部分，第一沟道结构也可称为第二结构，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请实施方式的连接到主机20的非易失性存储***10的功能框图。如图1所示，主机20和存储***10组成的电子设备可为移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏控制台、打印机、***件、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(argument reality，AR)设备或者任何其他适当的电子设备。

主机20可包括电子设备的处理器，并被配置为控制存储***10的整体操作，以及往来于存储***10发送或接收数据。主机20可为中央处理单元(central processingunit，CPU)，或者可为片上***(system-on-chip，SoC)，例如，应用处理器(applicationprocessor，AP)。

存储***10可存储有主机20访问的数据。根据存储***10与主机20连接的接口协议，存储***10可被配置为诸如通用闪存存储(UFS)***，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储***，***组件互连(PCI)类型的存储***，高速PCI(PCI-E)类型的存储***，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒或者任何其他适当的存储***。

如图1所示，存储***10可包括用于存储数据的一个或多个非易失性存储器110和用于控制非易失性存储器110的控制器120。

控制器120耦合至非易失性存储器110和主机20，并且被配置为控制非易性存储器110的操作、管理存储在非易性存储器110中的数据以及与主机20通信。控制器120可例如包括主机接口121、处理器122、闪存接口123。

控制器120中的主机接口121可根据特定通信协议与主机20通信。主机接口210的接口协议可包括通用闪存(UFS)协议、串行高级技术附件(SATA)协议、***组件互连(PCI)协议和高速PCI(PCI-E)协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、并行高级技术附件(PATA)协议、小型计算机***接口(SCSI)协议、串列SCSI(SAS)协议等中的任意一种。

控制器120中的处理器122可例如包括一个或多个ARM核。处理器122可通过驱动被称为闪存转换层(FTL)的固件，以控制非易失性存储器110的固有操作并且对主机20提供兼容性。此外，处理器220还可通过诸如驱动其它固件实现例如磨损均衡(Wear Leveling)、垃圾收集(Garbage Collection)、坏块管理(Bad Block Management)等功能。

控制器120中的闪存接口123可例如根据符合ONFI或Toggle标准的闪存命令，负责管理数据以从非易失性存储器110读取和写入。例如，对于每个非易失性存储器110而言，可通过闪存接口123向其传输命令、地址以及数据。对于多个非易失性存储器110而言，可在传输命令、地址以及数据之前，通过例如选通信号选择特定的非易失性存储器110。

每个非易失性存储器110可被称为管芯(die)，也可被称为存储颗粒。每个管芯可为闪存通信的最小基本管理单元。示例性地，非易失性存储器110可为NAND型存储器。一个非易失性存储器110或者多个非易失性存储器110可集成为一个封装件。例如，4～8个非易失性存储器110可封装在一起。需要说明的是，多个非易失性存储器110封装的数量可根据容量需求进行设计，本申请对具体的数量不做限定。

图2是根据本申请实施方式的非易失性存器210的功能框图。其中，非易失性存器210可为图1示出的多个非易失性存器110中的一个示例。如图2所示，非易失存储器210可包括存储单元阵列220和诸如页缓冲器231、行解码器232、列解码器233、电压发生器234、逻辑控制模块235、I/O模块236以及数据总线237等组成的***电路。应理解的是，本申请中所描述的上述电路模块所执行的操作可由处理电路执行。可选地，处理电路可包括但不限于逻辑电路的硬件或者执行软件的处理器的硬件/软件组合。

存储单元阵列220可包括以三维阵列形成布置的多个储存单元。多个存储单元可按照预定的连接方式与多条位线(BL)和多条字线(WL)连接。示例性地，每个存储单元可为能够存储一位数据的单层存储单元(SLC)、能够存储两位数据的两层存储单元(MLC)、能够存储三位数据的三层存储单元(TLC)以及能够存储四位数据的四层存储单元(QLC)中的任意一种。例如，同一字线连接的多个SLC存储单元对应一个页(Page)。

页缓冲器(或者称为“感测放大器”)231可被配置为根据来自逻辑控制模块235的控制信号从存储单元阵列220读取数据或者向存储单元阵列220编程(写入)数据。在一些示例中，页缓冲器231可存储将要被编程到存储单元阵列220中一个页的数据。在另一些示例中，页缓冲器231可在读取操作中感测存储在存储单元阵列220的存储单元中的数据的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。

行解码器232可被配置为由逻辑控制模块235控制，并选择存储单元阵列220中一个页。例如，行解码器232可被配置为使用由电压发生器234生成的电压通过驱动字线而选择对应的页。

列解码器233可被配置为由逻辑控制模块235控制，并通过施加由电压发生器234生成的位线电压而选择对应的位线。

电压发生器234可被配置为由逻辑控制模块235控制，并且生成将被提供至存储单元阵列220中的字线电压(例如，充电电压、接地电压、读取电压、编程电压、通过电压、验证电压等)、位线电压(例如，擦除电压、非擦除电压等)和源极线电压等。

逻辑控制模块235可耦合至前文描述的每个***电路模块，并且被配置为控制各个***电路模块的操作，逻辑控制模块235可控制执行将要在下文中描述的擦除操作方法500(参考图5)和/或神经网络的操作方法900(参考图9)。

I/O模块236可耦合至逻辑控制模块235，以将从主机20(参考图1)或者控制器120(参考图1)接收到的控制命令转发至逻辑控制模块235，并且将从逻辑控制模块235接收到的状态信息转发至控制器120(参考图1)。I/O模块236还可经由数据总线237耦合至列解码器233，对往返于存储单元阵列220的数据进行缓冲和转发。

图3是根据本申请实施方式的存储单元阵列320的等效电路图。

其中，存储单元阵列320可为图2示出的存储单元阵列220中的一部分的示例。例如，图3示出的存储单元阵列320可被称为存储块。

如图3所示，存储块可包括多个存储串(例如，Str11、Strm1、Str1p、Strmp等)。例如，多个存储串Str11～Strmp可相对于xy平面以二维阵列形式布置。每个存储串(例如，Str11)可沿z方向延伸，并连接于源极线ACS与位线(例如，BL1)之间。示例性地，存储串Str11可依次包括彼此串联连接的漏极选择晶体管DST₁₁、漏极虚设存储单元D-DMC₁₁、存储单元MC1₁₁～MCn₁₁、源极虚设存储单元S-DMC₁₁以及源极选择晶体管SST₁₁。示例性地，对于每个存储串(例如，Str11)来说，漏极虚设存储单元D-DMC₁₁和/或源极虚设存储单元S-DMC₁₁可省略，或者漏极虚设存储单元D-DMC₁₁和/或源极虚设存储单元S-DMC₁₁的数量不限于图3示出的一个，二者均可具有其它数量，例如2～5个。此外，需要说明的是，每个存储串(例如，Str11)所包括的漏极选择晶体管DST₁₁、源极选择晶体管SST₁₁以及存储单元MC1₁₁～MCn₁₁的数量本申请对此也不做具体的限定。

各个存储串Str11～Strmp中位于距离源极线ASC(大致地)相同高度多个存储单元(例如，MCk₁₁、MCk_m1、MCk_1p以及MCk_mp等)的栅极端可连接至相同的字线(例如，WLk)，从而使得例如存储块包括多条字线WL1～WLn。如前文所述，连接至相同的字线(例如，WLk)的多个存储单元(例如，MCk₁₁、MCk_m1、MCk_1p以及MCk_mp等)可由该字线(例如，WLk)控制，该字线(例如，WLk)连接的多个存储单元(例如，MCk₁₁、MCk_m1、MCk_1p以及MCk_mp等)可构成一个页，从而使得例如存储块包括与多条字线WL1～WLn对应的多个页。

沿x方向排列的多个存储串(例如，Str11～Strm1)中位于距离源极线ACS(大致地)相同高度的多个漏极选择晶体管(例如，DST₁₁～DST_m1)的栅极端可连接至相同的漏极选择线(例如，DSL1)，从而使得例如存储块包括沿y方向设置的多个漏极选择线DSL1～DSLp。

沿y方向排列的多个存储串(例如，Str11～Str1p)的另一端可连接至相同的位线(例如，BL1)。示例性地，各个存储串(例如，Str11～Str1p)中位于端部的各个漏极选择晶体管(例如，DST₁₁～DST_1p)的漏极端可连接至位线BL1，从而使得例如存储块包括沿x方向设置的多条位线BL1～BLm。

在一些示例中，存储块中的各个存储串Str11～Strmp中位于距离源极线ACS(大致地)相同高度的多个源极选择晶体管(例如，SST₁₁～SST_mp)的栅极端可彼此连接，并连接至同一源极选择线SSL，从而使得例如存储块包括一个源极选择线SSL。

在一些示例中，存储块中的多个存储串Str11～Strmp的一端可共同连接至源极线ACS。示例性地，各个存储串Str11～Strmp中位于端部的各个源极选择晶体管(例如，SST₁₁～SST_mp)的源极端可连接至源极线ACS。

在一些示例中，存储块中的各个存储串Str11～Strmp中位于距离源极线ACS(大致地)相同高度的多个漏极虚设存储单元(例如，D-DMC₁₁～D-DMC_mp)的栅极端可连接至相同的漏极虚设字线(例如，D-DWL)。存储块中的各个存储串Str11～Strmp中位于距离源极线ACS(大致地)相同高度的多个源极虚设存储单元(例如，S-DMC₁₁～S-DMC_mp)的栅极端可连接至相同的源极虚设字线(例如，S-DWL)。

下面示例性地说明存储单元阵列中的存储串的物理结构。图4是根据本申请实施方式的存储串400与各个控制线连接的物理结构剖面示意图。其中，存储串400可例如为图3示出的存储串Str11。

如图4所示，存储串400可包括由外向内依次设置的电荷阻挡层401、电荷捕获层402、隧穿层403以及沟道层404。其中，电荷阻挡层401、电荷捕获层402、隧穿层403可被称为功能层405。示例性地，电荷阻挡层401、电荷捕获层402、隧穿层403的材料可依次为氧化硅、氮化硅、氧化硅。沟道层404的材料可为半导体材料，例如P型掺杂多晶硅。

在一些示例中，漏极选择线DSL1、漏极虚设字线D-DWL、字线WL1～WLn、源极虚设字线S-DWL、源极选择线SSL可沿着存储串400的延伸方向(例如，z方向)依次间隔地设置。上述各个控制线(例如，WLk)可围绕电荷阻挡层401设置并与电荷阻挡层401接触。示例性地，上述各个控制线(例如，WLk)的材料可包括钨、掺杂的多晶硅或者任何合适的导电材料。

在一些示例中，每条字线(例如，WLk)和与该字线WLk对应的部分功能层405、沟道层404共同构成存储单元(例如，MCk₁₁)。例如，对字线WLk施加电压，可使沟道层404中的电荷(例如，电子)注入至电荷捕获层402，或者通过字线WLk及其它控制线的配合，使得沟道层404中的电荷(例如，空穴)注入至电荷捕获层402中。如图4所示，在z方向排列的多个存储单元(例如，MC1₁₁～MCn₁₁)共享沟道层404，换言之，多个存储单元(例如，MC1₁₁～MCn₁₁)可在z方向上串联排列(类似于NAND门)。

需要说明的是，如前文所述，对于一个存储单元(例如，MCk₁₁)而言，由电介质材料(例如，氮化硅)制备的电荷捕获层402可类似于陷阱，使得电荷注入其中后难以逃脱，故这种存储单元可被称为电荷捕获型存储单元。在另一些示例中，功能层可依次包括电荷阻挡层、浮栅层以及隧穿层，浮栅层可例如由导电材料制备，当电荷注入至浮栅层后，由电介质材料制备的、且位于浮栅层两侧的电荷阻挡层和隧穿层可使电荷保存在浮栅层中，而不发生电荷逃脱，故这种存储单元可被称为浮置浮栅型存储单元。

在一些示例中，沟道插塞406可位于存储串400的一端，并与位线(例如，BL1)连接。例如，沟道插塞406可位于隧穿层403内侧并与沟道层404接触。示例性地，沟道插塞406的材料可为半导体材料，例如N型掺杂的多晶硅。在存储串400的远离沟道插塞406的另一端，沟道层404可与源极线ACS连接。例如，沟道层404凸出于功能层405的端面，并延伸至源极线ACS中。示例性地，源极线ACS的材料可为半导体材料，例如N型掺杂的多晶硅。值得注意的是，各个存储串(例如，图3示出的存储串Str11～Strmp)可具有相同的物理结构，并且多个存储串(例如，图3示出的存储串Str11～Strmp)可连接至相同的源极线ACS。

图5是根据本申请实施方式的非易失性存器的擦除操作方法500的流程图。图6是根据图5示出的擦除操作方法500的各个控制线的电压波形示意图。下面进一步地结合图3示出的存储单元阵列320所包括的多个存储串Str11～Strmp和图4示出的存储串400的物理结构说明擦除操作方法500和各个控制线的电压变化情况。其中，图6示出各个控制线的电压变化曲线中实线表示由控制电压所实现，虚线表示由其它控制电压的耦合作用所实现。在本申请中，接地电压Vgnd为接近0V的电压，例如，接地电压Vgnd在相对于0V的-10％～10％范围区间内浮动。

如图3所示，当存储串Str11中的存储单元MCk₁₁为待擦除的存储单元时，该存储单元MCk₁₁可被称为选择的存储单元。该存储单元MCk₁₁所在的存储串Str11可被称选择的存储串(即，第一存储串)。进一步地，与该选择的存储单元MCk₁₁连接的字线可被称为选择的字线Sel WL(即，第一字线WLk)，而除了选择的字线WLk以外字线可被称为未选择的字线UnselWL(即，第二字线WL1～WL3、WLn-2～WLn等)；与该选择的存储串Str11连接的位线可被称为选择的位线Sel BL(即，第一位线BL1)，而除了选择的位线BL1以外位线可被称为未选择的位线Unsel BL(即，第二位线BLm等)；与该选择的存储串Str11中的漏极选择晶体管DST₁₁连接的漏极选择线可被称为选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)，而除了选择的漏极选择线DSL1以外漏极选择线可被称为未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)。

如图3和图6所示，擦除操作过程可依次包括预擦除阶段、擦除阶段以及恢复阶段。其中，预擦除阶段为该擦除周期内t4时刻之前的时间段，擦除阶段为该擦除周期内t4至t5时刻之间的时间段，恢复阶段为该擦除周期内的t5时刻之后的时间段。在一些示例中，在t0时刻之前，与选择的存储单元MCk₁₁相关的各个控制线，例如选择的位线Sel BL(即，第一位线BL1)、选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)、选择的字线Sel WL(即，第一字线WLk)、未选择的字线Unsel WL(即，第二字线WL1～WL3、WLn-2～WLn等)、源极选择线SSL、漏极虚设字线D-DWL以及源极虚设字线S-DWL可均保持接地电压Vgnd。

在预擦除阶段内的t0时刻之后，使选择的位线Sel BL(即，第一位线BL1)上的电压以预设斜率R₁上升，并在预擦除阶段结束(即，擦除阶段开始)的t4时刻达到目标擦除电压Vt-erase。在t4时刻至t5时刻的擦除阶段，使选择的位线Sel BL(即，第一位线BL1)上的电压保持目标擦除电压Vt-erase不变。例如，目标擦除电压大于10V。需要说明的是，在一些示例中，可通过对选择的位线Sel BL(即，第一位线BL1)施加与例如预设斜率R₁相同的电压，使得选择的位线Sel BL(即，第一位线BL1)上的电压按照例如在t0时刻至t4时刻之间以预设斜率R₁上升，并在t4时刻至t5时刻之间保持目标擦除电压Vt-erase的趋势变化。在另一些示例中，可例如在t0时刻施加目标擦除电压Vt-erase，由于控制线(例如，第一位线BL1)可等效为串联的电容和电阻，在电容耦合效应的影响下，使得选择的位线Sel BL(即，第一位线BL1)上的电压按照例如在t0时刻至t4时刻之间以预设斜率R₁上升，并在t4时刻至t5时刻之间保持目标擦除电压Vt-erase的趋势变化。

在预擦除阶段的t2时刻之前，向选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)施加接地电压Vgnd，并在t2时刻之后使选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)保持浮置状态。在预擦除阶段的t2时刻之后，由于例如沟道层404(参考图4)电压的耦合作用，选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)按照例如在t2时刻至t4时刻之间以预设斜率R₁上升，并在擦除阶段的t4时刻至t5时刻之间保持其目标电压V-seldsl的趋势变化。换言之，通过在t0时刻至t2时刻之间向选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)施加接地电压Vgnd，使得选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)不受到耦合作用的影响。

需要说明的是，在预擦除阶段的t2时刻，选择的位线Sel BL(即，第一位线BL1)上的电压(或者说传递到由例如N型掺杂的多晶硅材料制备的沟道插塞406(参考图4)上的电压)与选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)上的电压的差值能够产生GIDL电流，从而使得空穴(图4示出的方向①)进入选择的存储串(例如，第一存储串Str11)中的漏极选择晶体管DST₁₁所对应沟道层404(参考图4)处，进而使得沟道层404的电势升高。示例性地，在预擦除阶段的t2时刻之后，由于沟道层404(参考图4)电压的耦合作用，选择的位线Sel BL(即，第一位线BL1)上的电压与选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)上的电压可保持恒定的差值以产生GIDL电流。示例性地，t2时刻与t0时刻的时间间隔还可满足：使得在t2时刻之后，选择的漏极选择线Sel DSL(即，DSL1)在保持浮置状态的情况下所能达到的目标电压V-sel dsl与目标擦除电压Vt-erase的差值小于擦除阈值(例如，大于10V)，以避免选择的存储串(例如，第一存储串Str11)中的漏极选择晶体管DST₁₁被擦除。需要说明的是，擦除阈值为能够使沟道层404内的空穴注入至电荷捕获层402时，沟道层404与字线或选择线之间的电压差值的最小值。

在擦除阶段t4至t5时刻之间，向与待擦除的存储单元MCk₁₁连接的选择的字线SelWL(即，第一字线WLk)施加偏置电压，例如该偏置电压为接地电压Vgnd，这样由于选择的位线Sel BL(即，第一位线BL1)上的电压t0时刻至t4时刻不断地上升，并且通过产生GIDL电流，使沟道层404内的电压也在t0时刻至t4时刻不断地上升，直到预擦除阶段结束(即，擦除阶段开始)的t4时刻沟道层404内的电压达到了目标擦除电压Vt-erase，当向选择的字线Sel WL(即，第一字线WLk)施加偏置电压(例如，接地电压Vgnd)时，由于目标擦除电压Vt-erase与偏置电压(例如，接地电压Vgnd)的差值大于擦除阈值，则选择的存储单元MCk₁₁根据FN隧穿效应被擦除。可选地，可从预擦除阶段至擦除阶段始终向与待擦除的存储单元MCk₁₁连接的选择的字线Sel WL(即，第一字线WLk)施加上述偏置电压。

需要说明的是，虽然本申请以选择的位线Sel BL(即，第一位线BL1)和选择的字线Sel WL(即，第一字线WLk)的数量为一个进行了示例性地描述，但是选择的位线Sel BL(即，第一位线BL1)和选择的字线Sel WL(即，第一字线WLk)的数量并不限于一个，可根据存储单元的实际擦除需求，选择性地确定出选择的位线Sel BL(即，第一位线BL1)和选择的字线Sel WL(即，第一字线WLk)的数量，本申请对此不做具体地限定。

根据本申请一些实施方式提供的非易性存储器的擦除操作方法500，利用GIDL电流产生进入存储块中的一些选择的存储串中的空穴，从而使得这些选择的存储串的沟道层的电势升高，同时利用一些选择的字线与选择的存储串的沟道层的电势差，使得选择的存储串中的至少一个选择的存储单元被擦除。在一些示例性地实施方式中，非易性存储器以存储块所包括的多个存储单元为单位进行整体擦除，与该示例性实施方式相比，本申请一些实施方式提供的非易性存储器的擦除操作方法500能够实现对选择性地存储块内对存储单元擦除，使得非易性存储器的擦除操作更加灵活。同时，还可通过选择性地擦除部分存储单元，增加选择性地增加这部分存储单元的读取窗口，以提高存储单元的读取准确性。

在一些示例中，在预擦除阶段的t3时刻之前，向选择的字线Sel WL(即，第一字线WLk)以外的未选择的字线Unsel WL(例如，第二字线WL1～WL3、WLn-2～WLn等)施加接地电压Vgnd，并在t3时刻之后的预擦除阶段和擦除阶段保持上述未选择的字线(例如，第二字线WL1～WL3、WLn-2～WLn等)为浮置状态。相似地，在t3时刻之后，由于沟道层404(参考图4)电压的耦合作用，上述未选择的字线(例如，第二字线WL1～WL3、WLn-2～WLn等)按照例如在预擦除阶段的t3时刻至t4时刻之间以预设斜率R₁上升，并在擦除阶段的t4时刻至t5时刻之间保持其目标电压V-unsel wl的趋势变化。示例性地，t3时刻与t0时刻的时间间隔还可满足：在t3时刻之后，上述未选择的字线(例如，第二字线WL1～WL3、WLn-2～WLn等)在保持浮置状态的情况下所能达到的目标电压V-unsel wl与目标擦除电压Vt-erase的差值小于擦除阈值，以避免选择的存储串(例如，第一存储Str11)中的未选择的存储单元(例如，MC1₁₁～MC3₁₁、MCn-2₁₁～MCn₁₁等)被擦除。

可以理解的是，上述未选择的字线(例如，第二字线WL1～WL3、WLn-2～WLn等)在保持浮置状态的情况下所能达到的目标电压V-unsel wl与目标擦除电压Vt-erase的差值大于这些未选择的字线(例如，第二字线WL1～WL3、WLn-2～WLn等)对应的未选择的存储单元(例如，MC1₁₁～MC3₁₁、MCn-2₁₁～MCn₁₁等)的开启电压，使得漏极选择晶体管DST₁₁所对应沟道层404(参考图4)的相对较高电势能够传递至未选择的存储单元(例如，MC1₁₁～MC3₁₁、MCn-2₁₁～MCn₁₁等)所对应的各处沟道层404，从而使得沟道层404(参考图4)在各处的电势比较均匀，进而改善选择的存储单元MCk₁₁的擦除效果。

需要说明的是虽然本申请示例了t3时刻晚于t2时刻，但是可根据上述未选择的字线(例如，第二字线WL1～WL3、WLn-2～WLn等)实际需求的电压情况(例如，避免未选择的存储单元(例如，MC1₁₁～MC3₁₁、MCn-2₁₁～MCn₁₁等)使得被擦除和/或使未选择的存储单元(例如，MC1₁₁～MC3₁₁、MCn-2₁₁～MCn₁₁等)开启)而确定。换言之，t3时刻可与t2时刻重叠，或者t3时刻可早于t2时刻。

在一些示例中，在预擦除阶段内的t0时刻之后，使源极选择线SSL上的电压以预设斜率R₁上升，并在擦除阶段保持所达到的目标擦除电压Vt-erase。换言之，可向源极选择线SSL施加与选择的位线Sel BL(即，第一位线BL1)相同变化趋势的电压，使得源极选择晶体管关断，以避免沟道层404(参考图4)内的高电势进一步地传递至源极线ACS，从而影响擦除效果。在另一些示例中，可在预擦除阶段和擦除阶段，始终保持源极选择线SSL为浮置状态，同样地能够避免沟道层404(参考图4)内的高电势进一步地传递至源极线ACS，从而影响擦除效果。

在一些示例中，如图3所示，对于选择的位线Sel BL(即，第一位线BL1)与未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp)所定位到的未选择的存储串(例如，Str1p等)，如图6所示，在预擦除阶段内的t1时刻之前，向未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)施加接地电压Vgnd，并在预擦除阶段内t1时刻之后以及擦除阶段t4时刻至t5时刻之间保持未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)为浮置状态，其中，t1时刻早于t2时刻。与在预擦除阶段的t2时刻之前向选择的漏极选择线SelDSL(即，第一漏极选择鹅涎DSL1)施加接地电压Vgnd相似，通过在预擦除阶段的t1时刻之后向未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)施加接地电压Vgnd，使得未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)不受到耦合作用的影响。

需要说明的是，由于t1时刻早于t2时刻，选择的位线Sel BL(即，第一位线BL1)上的电压(或者说传递到由例如N型掺杂的多晶硅材料制备的沟道插塞406(参考图4)上的电压)与未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)上的电压的差值不能够产生GIDL电流，从而不会使得空穴进入未选择的存储串(例如，Str1p等)中的漏极选择晶体管(例如，DST_1p等)所对应沟道层处，进而使得未选择的存储串(例如，Str1p等)不具备沟道层的电势升高的条件，故未选择的存储串(例如，Str1p等)上的各个未选择的存储单元不会被擦除。

在一些示例中，如图3所示，对于未选择的位线Unsel BL(即，第二位线BLm等)与选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)所定位到的未选择的存储串(例如，Strm1等)，如图6所示，在预擦除阶段的t2时刻之后，使未选择的位线Unsel BL(即，第二位线BLm等)上的电压以预设斜率R₁上升，并在预擦除阶段结束(即，擦除阶段开始)的t4时刻达到的目标非擦除电压Vt-nonerase。在t4时刻至t5时刻的擦除阶段，使未选择的位线Unsel BL(即，第二位线BLm等)上的电压保持目标非擦除电压Vt-nonerase不变。需要说明的是，在一些示例中，可通过对未选择的位线Unsel BL(即，第二位线BLm等)施加与例如预设斜率R₁相同的电压，使得未选择的位线Unsel BL(即，第二位线BLm等)上的电压按照例如在t2时刻至t4时刻之间以预设斜率R₁上升，并在t4时刻至t5时刻之间保持目标非擦除电压Vt-nonerase的趋势变化。在另一些示例中，可例如在t2时刻施加目标非擦除电压Vt-nonerase，由于控制线(例如，第二位线BLm等)可等效为串联的电容和电阻，在电容耦合效应的影响下，使得未选择的位线Unsel BL(即，第二位线BLm等)上的电压按照例如在t2时刻至t4时刻之间以预设斜率R₁上升，并在t4时刻至t5时刻之间保持目标非擦除电压Vt-nonerase的趋势变化。

由于选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)在t2时刻之前被施加接地电压Vgnd，并在t2时刻之后保持浮置状态，未选择的位线Unsel BL(即，第二位线BLm等)上的电压(或者说传递到由例如N型掺杂的多晶硅材料制备的沟道插塞上的电压)与选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)上的电压的差值不能够产生GIDL电流，从而不会使得空穴进入未选择的存储串(例如，Strm1等)中的漏极选择晶体管(例如，DST_m1)所对应的沟道层处，进而使得未选择的存储串(例如，Strm1等)不具备沟道层的电势升高的条件，故未选择的存储串(例如，Strm1等)上的各个未选择的存储单元不会被擦除。示例性地，目标非擦除电压Vt-nonerase小于目标擦除电压Vt-erase，从而避免相邻的选择的位线和未选择的位线由于物理结构较为接近使得由于目标非擦除电压Vt-nonerase与目标擦除电压Vt-erase的差值过大而发生击穿损坏。

在一些示例中，如图3所示，对于未选择的位线Unsel BL(即，第二位线BLm等)与未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLm等)所定位到的未选择的存储串(例如，Strmp等)。如图6所示，由于t1时刻早于t2时刻，未选择的位线Unsel BL(即，第二位线BLm等)上的电压(或者说传递到由例如N型掺杂的多晶硅材料制备的沟道插塞上的电压)与未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)上的电压的差值不能够产生GIDL电流，从而使未选择的存储串(例如，Strmp等)上的各个未选择的存储单元不会被擦除。

在一些示例中，如图3所示，在每个存储串(例如，Str11)包括设置于漏极选择晶体管(例如，DST₁₁)和多个存储单元(例如，MC1₁₁～MCn₁₁)之间的漏极虚设存储单元(例如，D-DMC₁₁)的情况下，如图6所示，在擦除阶段的t3时刻之前，向漏极虚设字线D-DWL施加接地电压Vgnd，并在t3时刻之后保持漏极虚设字线D-DWL为浮置状态。例如，可向漏极虚设字线D-DWL和未选择的字线Unsel WL(即，第二字线WL1～WL3、WLn-2～WLn等)在相同的时刻施加相同变化趋势的电压(即，接地电压Vgnd)。

对于选择的存储串Str11中的漏极虚设存储单元D-DMC₁₁(参考图3)而言，向与其连接的漏极虚设字线D-DWL施加上述电压可使得漏极选择晶体管DST₁₁所对应的沟道层404(参考图4)的高电势传递至下方的沟道层404(参考图4)。示例性地，t3时刻与t0时刻的时间间隔还可满足：在t3时刻之后，漏极虚设存储单元D-DMC₁₁在保持浮置状态的情况下所能达到的目标电压V-ddwl与目标擦除电压Vt-erase的差值小于擦除阈值，以避免选择的存储串Str11中的漏极虚设存储单元D-DMC₁₁被擦除。

对于未选择的存储串(例如，Str1p)中的漏极虚设存储单元D-DMC_1p(参考图3)而言，如图6所示，向与其连接的漏极虚设字线D-DWL施加上述电压可使得未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp)在浮置状态下由于耦合作用所达到的目标电压V-unsel dsl与该漏极虚设存储单元D-DMC_1p在浮置状态下所达到的目标电压V-ddwl的差值不会使得该漏极虚设存储单元D-DMC_1p所对应的沟道层处的电荷不会发生HCI(热载流子注入)，从而避免该漏极虚设存储单元D-DMC_1p被干扰。

在一些示例中，如图3所示，在每个存储串(例如，Str11)包括设置于源极选择晶体管(例如，SST₁₁)和多个存储单元(例如，MC1₁₁～MCn₁₁)之间的源极虚设存储单元(例如，S-DMC₁₁)的情况下，如图6所示，在预擦除阶段的t1时刻之前，向源极虚设字线S-DWL施加接地电压Vgnd，并在t1时刻之后保持源极虚设字线S-DWL为浮置状态。例如，向源极虚设字线S-DWL和未选择的漏极选择线Unsel DSL(即，第二漏极选择线DSLp等)在相同的时刻施加相同变化趋势的电压(即，接地电压Vgnd)。

需要说明的是，对于选择的存储串Str11而言，由于沟道层404(参考图4)内的高电势是在靠近漏极选择晶体管DST₁₁处所产生的，在沟道层404(参考图4)内的高电势向靠近源极漏极选择晶体管SST₁₁传递的过程中，沟道层404(参考图4)内的电势可能会呈现出沿着从漏极端向源极端降低的趋势，在该示例中，通过在t0时刻向源极虚设字线S-DWL施加上述电压可使得沟道层404(参考图4)与源极虚设存储单元S-DMC₁₁所对应处的电势升高，从而在沟道层404(参考图4)各处的高电势比较均匀，进而改善选择的存储单元MCk₁₁的擦除效果。

在一些示例中，在擦除阶段之后的恢复阶段，诸如选择的位线Sel BL(即，第一位线BL1)、选择的漏极选择线Sel DSL(即，第一漏极选择线DSL1)、选择的字线Sel WL(即，第一字线WLk)、未选择的字线Unsel WL(即，第二字线WL1～WL3、WLn-2～WLn等)、源极选择线SSL、漏极虚设字线D-DWL以及源极虚设字线S-DWL可恢复至预擦除阶段的初始默认状态例如接地电压Vgnd，以为下一周期执行擦除操作做准备。

在以非易失性存储器作为硬件平台实现神经网络的训练过程中，若非易性存储器以存储块所包括的多个存储单元为单位进行整体擦除，则不利于实现大规模的深度神经网络运算。下文中将对神经网络以及上述擦除操作方法应用于神经网络进一步地说明。

神经网络可由输入层、输出层以及输入层与输出层之间的一个或多个隐藏层构成，每一层包括一个或多个神经元。根据神经网络中各个神经元的连接关系，使输入以一种数学变换的方式遍历各个层，并转换为每个输出的概率。

图7是根据本申请实施方式的三层神经网络结构700示意图。如图7所示，神经网络700中的圆圈表示神经元，连接线表示前一层的各个神经元与当前层的一个神经元之间的可变权重。图7示出了具有三个输入神经元(I₁、I₂、I₃)的输入层、具有两个输出神经元(O₁、O₂)的输出层，以及具有四个隐藏神经元(H₁、H₂、H₃、H₄)的隐藏层。神经元(例如，隐藏神经元H₁)可被实现为一种数学函数，该数学函数接收多个输入(I₁、I₂、I₃)并将它们加权后进行累加以产生输出(O_H1＝I₁ω₁+I₂ω₂+I₃ω₃)。进一步地，隐藏神经元(例如，H₁)产生的输出O_H1可作为输出各个输出神经元(例如，O₁)的一个输入。输出神经元产生的输出可作为神经网络700的输出。

在一些实施方式中，权重(例如，ω₁、ω₂、ω₃)可利用训练过程而实现调整。此外，神经元(例如，隐藏神经元或输出神经元)可具有阈值，使得当加权后的输入累加值超过该阈值时，而产生输出(即，后一层的输入或神经网络的输出)。可选地，神经元的输出可通过一些非线性函数(例如，Sigmoid函数)来计算。虽然图7示出了一个隐藏层，但是复杂的深度神经网络(DNN)可具有许多此类的隐藏层。

基于训练后的神经网络能够解决例如模式识别等问题。例如，经过训练后的神经网络能够用于推断出图像中的水果类别。图8是根据本申请实施方式的神经网络的训练过程的流程图800。例如，该训练过程可基于有监督的学习规则。下面结合图7示出的神经网络700详细说明训练过程800。

在步骤801中，输入神经元I₁、I₂、I₃(参考图7)接收训练输入。示例性地，训练输入为一组图像，每张图像中均包括待识别的一种水果类别。

在步骤802中，可使用当前权重，将输入神经元I₁、I₂、I₃连接到下一层的隐藏神经元H₁、H₂、H₃、H₄。进一步地，将隐藏神经元H₁、H₂、H₃、H₄连接到下一层的输出神经O₁、O₂，并将隐藏神经元H₁、H₂、H₃、H₄的输出作为下一层输出神经元O₁、O₂的输入。进一步地，输出神经元O₁、O₂的输出作为神经网络500的输出。换言之，来自输入层的训练输入以这种方式遍历所有隐藏层直至输出层进行传播。示例性地，如前文所述，在利用神经网络识别水果类别的示例中，隐藏层和输出层使用当前权重来计算图像中的水果为特定类别的概率，并将目标水果类别的标签在步骤803处返回。

在步骤804中，确定使用当前权重，神经网络输出的特定水果类别的概率是否满足足够准确的标签，并且如果是，则训练完成(步骤805)。如果结果不够准确，则神经网络在步骤806处调整权重，然后循环返回到步骤804，以使用经调整的权重再次运行输入数据。

当步骤805确定了神经网络的权重，基于该权重可用于推断前文所述的图像中的水果类别，并且所确定的权重，可存储在非易失性存储器320(参见图3)中。

图9是根据本申请实施方式的用于执行神经网络的非易失性存储器的操作方法900的流程图。图10是根据图3示出的存储单元阵列320中的二维存储单元阵列1020-1的等效电路图。下面结合图9和图10对操作方法900的进一步地说明。操作方法900可利用例如图10示例的存储单元阵列320的一部分(即，二维存储单元阵列1020-1)来执行神经网络的训练过程中的前向传播和反向传播，以及推断过程。

如图10所示，二维存储单元阵列1020-1可等效为神经网络(例如，图7示例的神经网络700)的一个隐藏层或输出层(以下简称当前层)中的多个神经元。对于二维存储单元阵列1020-1中的各个存储串(例如，Str11～Strm1)，其可由相同的漏极选择线DSL1控制，以使得图10示出的多个存储串Str11～Strm1能够在同一漏极选择线DSL1的控制下与多条位线(例如，BL1～BLm)接通。

在步骤901中，如图9所示，相同字线(例如，WL1)连接的、且位于不同的存储串(例如，Str11～Strm1)上的多个存储单元(例如，MC1₁₁～MC1_m1)可对应于当前层中的一个神经元。例如，二维存储单元阵列1020-1可对应于当前层中的n个神经元。进一步地，可向多条位线(例如，BL1～BLm)分别施加多个位线电压(例如，V_BL1～V_BLm)，每条位线(例如，BL1～BLm)上的位线电压(例如，V_BL1～V_BLm)可对应于当前层中一个神经元的一个输入。换言之，多条位线上的多个位线电压(例如，V_BL1～V_BLm)可对应于当前层中一个神经元的多个输入。例如，对于当前层中一个神经元来说，其可接收m个输入(即，m条位线上的m个位线电压V_BL1～V_BLm)。

在步骤902中，一个存储单元(例如，MC1₁₁)的电导值G1₁₁可作为对应于神经元的一个输入(例如，施加到位线BL1上的位线电压V_BL1)的权重。需要说明的是，如前文所述，对于浮置浮栅型或电荷捕获型存储单元而言，各个存储单元根据注入至电荷捕获层或浮栅层的电荷数量的不同，各个存储单元所呈现出的电导值(即，电阻值的倒数)不同。在该步骤中，可根据存储单元的上述特性以及存储单元阵列的电连接特性，通过对存储单元所连接的字线施加读取电压，从而感测流经该存储单元的电流，为后续步骤903确定神经元的输出提供执行条件。

图11是根据本申请实施方式的为确定神经元的输出向n条字线所施加的电压的波形图。如图11所示，读取脉冲电压Vread(灰色)依次施加至字线WL1至WLn，以依次确定出与字线WL1连接的各个存储单元(例如，MC1₁₁～MC1_m1)的电流值直至字线WLn连接的各个存储单元的电流值。在一些示例中，由于在步骤901中已对各个存储串Str11～Strm1连接的位线BL1～BLm施加的位线电压V_BL1～V_BLm，在T1时间对字线WL1施加读取脉冲电压Vread时，与各个存储串Str11～Strm1的一端(例如，未连接位线的一端)连接的例如感测电路(未示出)能够感测出流经与字线WL1连接的各个存储单元MC1₁₁～MC1_m1所在的多个存储串Str11～Strm1的电流值。

在步骤903中，在一个存储单元(例如，MC1₁₁)的电导值(例如，G1₁₁)作为神经网络的一个神经元的一个输入(例如，V_BL1)对应的权重的情况下，则该一个输入(例如，V_BL1)与对应的权重(例如，G1₁₁)的乘积(即，G1₁₁×V_BL1)可为该神经元的输出一部分。进一步地，由于字线WL1连接多个存储单元MC1₁₁～MC1_m1，多个输入(例如，V_BL1～V_BLm)与分别对应的多个权重(例如，G1₁₁～G1_m1)的乘积(即，(G1₁₁×V_BL1)～(G1_m1×V_BLm))能够确定出。进一步地，可通过感测公共源极线ACS中的总电流实现将上述各个乘积相加，从而确定出字线WL1对应的一个神经元的输出(即，

),进而可确定神经网络中当前层的n个神经元的n个输出。

在一些示例中，如图11所示，在T1时间对字线WL1施加读取脉冲电压Vread期间，可对字线WL2～WLm施加偏置脉冲电压Vbias-p。例如，偏置脉冲电压Vbias-p大于读取脉冲电压Vread。换言之，对于存储串Str11来说，存储单元MC1₁₁可被称为待读取的存储单元，存储串Str11中的除了存储单元MC1₁₁以外的其它存储单元可被称为未待读取的存储单元，当对未待读取的存储单元所施加的偏置脉冲电压Vbias-p大于待读取的存储单元MC1₁₁所施加的读取脉冲电压Vread的情况下，能够在感测流经待读取的存储单元MC1₁₁的电流时有效地避免未待读取的存储单元的影响，从而提高获取神经元输出的准确性。

需要说明的是，图11示出的字线WL1～WLn的电压波形图仅为示例性地，在其它示例中，从时域上来说，读取脉冲电压Vread可并非逐一地施加至字线WL1～WLn，换言之，读取脉冲电压Vread可省略任意一个或多条字线不对其施加读取脉冲电压Vread，从而使得该一条或多条字线所连接的存储单元并不对应于神经网络中当前层的一个神经元。

图12是根据本申请另一实施方式的用于执行神经网络的非易失性存储器的操作方法的示意图。如图12所示，漏极选择线DSL1连接的多个存储串中的多个存储单元可组成一个二维存储单元阵列(例如，第一存储单元阵列1220-1)。相似地，第二存储单元阵列1220-2中的多个存储串可连接至另一个漏极选择线(未示出)，第p存储单元阵列中的多个存储串可连接至又一个漏极选择线(例如，DSLp(参考图3))。换言之，第一存储单元阵列1220-1、第二存储单元阵列1220-2至第p存储单元阵列1220-p可分别由p个漏极选择线控制。其中，第一存储单元阵列1220-1可与图10示例的二维存储单元阵列1020相同。

在一些示例中，对于第一存储单元阵列1220-1而言，可通过向漏极选择线DSL1施加导通电压(即，使连接至漏极选择线DSL1的多个漏极选择晶体管导通的电压)，使得第一存储单元阵列1220-1中的多个存储串Str11～Strm1的一端能够接收位线电压(例如，V_BL1～V_BLm)。即，如前文所详细说明的，第一存储单元阵列1220-1中对应的各个神经元可作为神经网络当前层中的多个神经元的一部分，并能够在预定的时间内产生对应的输出。

进一步地，可通过向第二存储单元阵列1220-2至第p存储单元阵列中的一个或多个所对应的漏极选择线施加导通电压，使得第二存储单元阵列1220-2至第p存储单元阵列1220-p中的至少部分二维存储单元阵列能够作为神经网络当前层中的多个神经元的一部分，并行地在预定的时间内产生对应的输出，从而有效地提高利用非易失性存储器执行神经网络算法中前向传播或推断过程的操作效率。

在步骤904中，如前文所述，在神经网络的训练过程中，若神经网络输出的概率未满足足够准确的标签，那么需要调整神经网络中的各个权重。进一步地，由于存储单元的电导值作为每个神经元中的输入对应的权重，那么可通过调整存储单元的电导值，来实现每个神经元中的输入对应的权重调整。需要说明的是，通过神经网络输出的概率是否满足足够准确的标签，来调整神经网络中的各个权重可被称为神经网络的反向传播(backwardpropagation,BP)。

图13是根据本申请实施方式的存储单元的电导值与执行编程操作和擦除操作的时间的曲线图。如图13所示，在一些示例中，随着对存储单元执行编程操作执行时间的增加，存储单元的电导随之降低。具体地，例如随着对存储单元执行编程操作的时间的增加，存储单元的沟道层中的更多的电荷被注入至电荷捕获层402(参见图4)，从而使得存储单元的电导值降低，即调整了存储单元的电导值。在另一些示例中，还可通过增加对存储单元执行编程操作的脉冲强度，使得存储单元的沟道层404(参见图4)中的更多的电荷被注入至电荷捕获层402(参见图4)，以调整存储单元的电导值。

下面参照图10示出的二维存储单元阵列1020-1，对其中的一个存储单元MC1₁₁执行编程操作进行示例性说明。示例性地，存储单元MC1₁₁可被称为待编程的存储单元。对该待编程的存储单元执行编程操作时，可对与其连接的字线WL1施加编程电压(例如，15～20V)，并打开存储单元MC1₁₁所在的存储串Str11上的漏极选择晶体管DST1₁₁，对与存储单元MC1₁₁所在的存储串Str11连接的位线BL1施加例如接地电压。在字线WL1的高电压的作用下，电荷(例如，电子)隧穿后注入电荷捕获层402(参考图4)充电，以达到调整存储单元MC1₁₁的电导值的作用。可选地，可对其它位线(例如，BLm等)施加禁止编程电压(例如，2V)，以阻碍电荷发生隧穿效应，以抑制存储串(例如，Strm1等)中的与字线WL1连接的其他存储单元被编程。

示例性地，再次参考图12，可并行地调整第二存储单元阵列1220-2至第p存储单元阵列中的一个或多个存储单元阵列中的存储单元的电导值，从而有效地提高利用非易失性存储器执行神经网络算法中反向传播的操作效率。

在另一些示例中，随着对存储单元执行擦除操作执行时间的增加，存储单元的电导值随之增加。具体地，例如随着对存储单元执行擦除操作的时间的增加，存储单元的电荷捕获层402(参考图2)中更多的空穴注入至电荷捕获层402(参见图4)，从而使得存储单元的电导值增加，即调整了存储单元的电导值。示例性地，可参考图5示出的擦除操作方法500，当第一位线和第一字线的数量为一个时，可实现对一个存储单元(例如，MC1₁₁)执行擦除操作，从而使得该存储单元的电导值增加，即调整了该存储单元的电导值。其中，擦除操作方法500已在前文中详细地说明，本申请在此不再赘述。

在一些示例性实施方式中，在非易性存储器以存储块所包括的多个存储单元为单位进行整体擦除的情况下，通常采用存储单元对的电导差值作为神经网络中神经元的一个输入所对应的权重(即，W＝G⁺-G^-)，换言之，在相同存储容量(即，存储单元数量)前提下，通过非易失性存储器中的多个存储单元存储神经网络的参数的利用率将减半。同时，采用电导差值表征一个输入所对应的权重，需要在非易失性存储器中增设例如减法器等硬件，还会消耗一部分存储容量来存储这些电导差值。另一方面，在调整权重过程中，需要通过对两个存储单元编程配合来实现每个权重独立地调整，然而对于复杂且训练次数较多的神经网络，当两个存储单元的电导值达到上限后，则无法继续对权重进行调整。若需要继续对权重进行调整，可通过对存储块所包括的多个存储单元为单位进行整体擦除，这样会摧毁之前的训练成果。

根据本申请一些实施方式提供的适用于神经网络的非易性存储器，与上述示例性实施方式相比，利用非易失性存储器中的单个存储单元的电导值作为神经网络中神经元的一个输入所对应的权重，能够提高利用非易性存储器来存储神经网络的参数的存储利用率，有利于发挥非易性存储器高存储密度的优势。同时，无需增设例如减法器来计算电导差值，有利于与现有的***电路兼容，并且也可避免消耗一部分存储容量来存储这些电导差值，进一步地提高非易性存储器的存储利用率。另一方面，通过对调整单个存储单元的电导值来调整权重，能够应对当两个存储单元的各自电导值达到上限后，无法继续对权重进行调整的问题，有利于实现更加复杂的深度神经网络。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (21)

1.一种非易失性存储器的擦除操作方法，其特征在于，所述非易失性存储器包括存储块，所述存储块包括多个存储串，所述多个存储串中的至少一个第一存储串连接于第一位线和源极线之间，并包括靠近所述第一位线的漏极选择晶体管以及所述漏极选择晶体管与所述源极线之间的多个存储单元，所述漏极选择晶体管和所述存储单元分别与第一漏极选择线和字线连接，所述方法包括：

在预擦除阶段内的t0时刻之后，使所述第一位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；

在所述预擦除阶段内的t2时刻之前，向所述第一漏极选择线施加接地电压，并在所述t2时刻之后保持所述第一漏极选择线为浮置状态；以及

在所述擦除阶段，向待擦除的存储单元连接的至少一个第一字线施加偏置电压，其中，所述目标擦除电压与所述偏置电压的差值大于擦除阈值。

2.根据权利要求1所述的擦除操作方法，其中，所述第一存储串还包括位于所述多个存储单元与所述源极线之间的源极选择晶体管，所述源极选择晶体管与源极选择线连接，所述方法还包括：

在预擦除阶段内的t0时刻之后，使所述源极选择线上的电压以所述预设斜率上升，并在所述擦除阶段保持所达到的目标擦除电压；或者

在所述预擦除阶段和所述擦除阶段，保持所述源极选择线为浮置状态。

3.根据权利要求1所述的擦除操作方法，其中，所述方法还包括：

在所述预擦除阶段内的t3时刻之前，向所述第一字线以外的第二字线施加接地电压，并在所述t3时刻之后保持所述第二字线为浮置状态。

4.根据权利要求1所述的擦除操作方法，其中，所述存储块还包括所述第一漏极选择线以外的第二漏极选择线，所述方法还包括：

在所述预擦除阶段内的t1时刻之前，向所述第二漏极选择线施加接地电压，并在所述t1时刻之后保持所述第二漏极选择线为浮置状态，其中，所述t1时刻早于所述t2时刻。

5.根据权利要求4所述的擦除操作方法，其中，所述存储块还包括所述第一位线以外的第二位线，所述方法还包括：

在所述预擦除阶段内的所述t2时刻之后，使所述第二位线上的电压以所述预设斜率上升，并在所述擦除阶段保持所达到的目标非擦除电压。

6.根据权利要求5所述的擦除操作方法，其中，所述目标非擦除电压小于所述目标擦除电压。

7.根据权利要求1所述的擦除操作方法，其中，所述第一存储串还包括位于所述漏极选择晶体管与所述多个存储单元之间的漏极虚设存储单元，所述漏极虚设存储单元与漏极虚设字线连接，所述方法还包括：

在所述预擦除阶段内的t3时刻之前，向所述漏极虚设字线施加接地电压，并在所述t3时刻之后保持所述漏极虚设字线为浮置状态。

8.根据权利要求1所述的擦除操作方法，其中，所述第一存储串还包括位于所述源极选择晶体管与所述多个存储单元之间的源极虚设存储单元，所述源极虚设存储单元与源极虚设字线连接，所述方法还包括：

在所述预擦除阶段内的t1时刻之前，向所述源极虚设字线施加接地电压，并在所述t1时刻之后保持所述源极虚设字线为浮置状态，其中，所述t1时刻早于所述t2时刻。

9.根据权利要求1所述的擦除操作方法，其中，所述偏置电压为所述接地电压。

10.一种非易失性存储器，其特征在于，包括：

存储块，所述存储块包括多个存储串，所述多个存储串中的至少一个第一存储串连接于第一位线和源极线之间，并包括靠近所述第一位线的漏极选择晶体管以及所述漏极选择晶体管与所述源极线之间的多个存储单元，所述漏极选择晶体管和所述存储单元分别与第一漏极选择线和字线连接；以及

***电路被配置为：

在预擦除阶段内的t0时刻之后，使所述第一位线上的电压以预设斜率上升，并在擦除阶段保持所达到的目标擦除电压；

在所述预擦除阶段内的t2时刻之前，向所述第一漏极选择线施加接地电压，并在所述t2时刻之后保持所述第一漏极选择线为浮置状态；以及

在所述擦除阶段，向待擦除的存储单元连接的至少一个第一字线施加偏置电压，其中，所述目标擦除电压与所述偏置电压的差值大于擦除阈值。

11.根据权利要求10所述的非易失性存储器，其中，所述第一存储串还包括位于所述多个存储单元与所述源极线之间的源极选择晶体管，所述源极选择晶体管与源极选择线连接，所述***电路还被配置为：

在预擦除阶段内的t0时刻之后，使所述源极选择线上的电压以所述预设斜率上升，并在所述擦除阶段保持所达到的目标擦除电压；或者

在所述预擦除阶段和所述擦除阶段，保持所述源极选择线为浮置状态。

12.根据权利要求11所述的非易失性存储器，其中，所述***电路还被配置为：

在所述预擦除阶段内的t3时刻之前，向所述第一字线以外的第二字线施加接地电压，并在所述t3时刻之后保持所述第二字线为浮置状态。

13.根据权利要求10所述的非易失性存储器，其中，所述存储块还包括所述第一漏极选择线以外的第二漏极选择线，所述***电路还被配置为：

在所述预擦除阶段内的t1时刻之前，向所述第二漏极选择线施加接地电压，并在所述t1时刻之后保持所述第二漏极选择线为浮置状态，其中，所述t1时刻早于所述t2时刻。

14.根据权利要求13所述的非易失性存储器，其中，所述存储块还包括所述第一位线以外的第二位线，所述***电路还被配置为：

在所述预擦除阶段内的所述t2时刻之后，使所述第二位线上的电压以所述预设斜率上升，并在所述擦除阶段保持所达到的目标非擦除电压。

15.根据权利要求14所述的非易失性存储器，其中，所述目标非擦除电压小于所述目标擦除电压。

16.根据权利要求10所述的非易失性存储器，其中，所述第一存储串还包括位于所述漏极选择晶体管与所述多个存储单元之间的漏极虚设存储单元，所述漏极虚设存储单元与漏极虚设字线连接，所述***电路还被配置为：

在所述预擦除阶段内的t3时刻之前，向所述漏极虚设字线施加接地电压，并在所述t3时刻之后保持所述漏极虚设字线为浮置状态。

17.根据权利要求10所述的非易失性存储器，其中，所述第一存储串还包括位于所述源极选择晶体管与所述多个存储单元之间的源极虚设存储单元，所述源极虚设存储单元与源极虚设字线连接，所述***电路还被配置为：

在所述预擦除阶段内的t1时刻之前，向所述源极虚设字线施加接地电压，并在所述t1时刻之后保持所述源极虚设字线为浮置状态，其中，所述t1时刻早于所述t2时刻。

18.根据权利要求10所述的非易失性存储器，其中，所述偏置电压为所述接地电压。

19.一种非易失性存储***，其特征在于，包括：

如权利要求10至18中任一项所述的至少一个非易失性存储器；以及

控制器，连接所述至少一个非易失性存储器，被配置为控制所述非易失性存储器中的***电路。

20.一种适用于神经网络算法非易失性存储器，其特征在于，所述非易失性存储器包括：

位于不同存储串中的多个存储单元，所述多个存储单元与同一字线连接，并对应于所述神经网络中的一个神经元，所述多个存储单元所在多个存储串分别连接至多条位线；以及

***电路，被配置为：

向所述多条位线施加多个位线电压，所述位线电压作为所述神经网络中的神经元的一个输入；

向与所述多个存储单元连接的字线施加读取电压；

基于所述多个存储单元中的多个电导值，确定所述神经元的输出，所述电导值作为所述神经元的所述输入对应的权重；以及

对所述多个存储单元中的至少一个存储单元执行编程操作，或者根据权利要求1至9中任一项所述的擦除操作方法执行擦除操作，以调整所述电导值，其中，所述第一存储串和所述第一字线的数量为一个。

21.一种适用于神经网络的非易失性存储***，其特征在于，包括：

如权利要求20所述的至少一个非易失性存储器；以及

控制器，连接所述至少一个非易失性存储器，被配置为控制所述非易失性存储器中的***电路。

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