CN114841333A - 适用于神经网络的非易失性存储器、存储***及操作方法 - Google Patents

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CN114841333A CN202210617589.4A CN202210617589A CN114841333A CN 114841333 A CN114841333 A CN 114841333A CN 202210617589 A CN202210617589 A CN 202210617589A CN 114841333 A CN114841333 A CN 114841333A
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Abstract

本申请一些实施方式提供了一种适用于神经网络的非易失性存储器、存储***及操作方法。该非易失性存储器包括***电路，被配置为：向存储单元对所连接的位线施加位线电压，位线电压作为神经网络中的神经元的一个输入；向与存储单元对连接的字线施加读取电压；以及基于存储单元对中两个存储单元的电导差值，确定神经元的输出，电导差值作为神经元的输入对应的权重。

Description

适用于神经网络的非易失性存储器、存储***及操作方法
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种适用于神经网络的非易失性存储器、非易失性存储***以及用于执行神经网络的非易失性存储器的操作方法。
背景技术
人工神经网络(简称为神经网络)的快速发展使得人工智能方面的研究引发了新的浪潮。为了加快神经网络的推断和训练速度，使得神经网络能够在更多的终端设备上部署，需要在硬件层面上提升计算能力并降低功耗。
神经网络的基本原理是通过输入向量与抽象的“神经元”存储的突触权重(简称为权重)进行乘加后再经过非线性激活后输出，通过多层的“神经元”相互连接来拟合复杂的函数关系。
然而，随着神经网络的参数规模和运算量急速提升，神经网络的硬件平台面临着海量数据吞吐引发的存储器带宽与计算单元运算速度不匹配所带来的问题。
发明内容
本申请实施方式提供了一种可至少部分解决相关技术中存在的上述问题的一种适用于神经网络的非易失性存储器、非易失性存储***以及用于执行神经网络的非易失性存储器的操作方法。
本申请的一方面提供了一种适用于神经网络的非易失性存储器，该非易失性存储器包括：多个沟道结构和隔离结构，沿平行于沟道结构的延伸方向，沟道结构被隔离结构分割为至少两个子沟道结构，同一沟道结构中的两个子沟道结构对应于相邻的存储串，多个存储串中的存储单元阵列划分为存储单元对，每个存储单元对中的两个存储单元分别位于两个存储串且连接至同一字线，两个存储串分别连接至两条位线，相同字线连接并位于不同存储串的多个存储单元对应于神经网络中的一个神经元；以及***电路，被配置为：向存储单元对所连接的位线施加位线电压，位线电压作为神经网络中的神经元的一个输入；向与存储单元对连接的字线施加读取电压；以及基于存储单元对中两个存储单元的电导差值，确定神经元的输出，电导差值作为神经元的输入对应的权重。
在一些实施方式中，***电路还被配置为：对存储单元对中的至少一个存储单元执行编程操作，以调整电导差值。
在一些实施方式中，多个存储串构成存储单元阵列，存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括存储单元对，***电路还被配置为：在预定时间段内，确定位于不同的二维存储单元阵列中存储单元对对应的神经元的输出。
在一些实施方式中，多个存储串构成存储单元阵列，存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括存储单元对，***电路还被配置为：在预定时间段内，调整位于不同的二维存储单元阵列中存储单元对的电导差值。
在一些实施方式中，隔离结构在远离位线的一端沿着多个沟道结构排列的方向延伸。
在一些实施方式中，存储单元为浮置浮栅型存储单元或电荷捕获型存储单元。
本申请的实施方式另一方面提供了一种适用于神经网络的非易失性存储***，该非易失性存储***包括：如前文任意实施方式描述的至少一个非易失性存储器；以及控制器，连接至少一个非易失性存储器，被配置为控制非易失性存储器中的***电路。
本申请的另一方面还提供了一种用于执行神经网络的非易失性存储器的操作方法，非易失性存储器包括多个沟道结构和隔离结构，沿平行于沟道结构的延伸方向，沟道结构被隔离结构分割为至少两个子沟道结构，同一沟道结构中的两个子沟道结构对应于相邻的存储串，多个存储串中的存储单元划分为存储单元对，每个存储单元对中的两个存储单元分别位于两个存储串且连接至同一字线，两个存储串分别连接至两条位线，相同字线连接并位于不同存储串的多个存储单元对应于神经网络中的一个神经元，该操作方法包括：向存储单元对所连接的位线施加位线电压，位线电压作为神经网络中的神经元的一个输入；向与存储单元对连接的字线施加读取电压；以及基于存储单元对中两个存储单元的电导差值，确定神经元的输出，电导差值作为神经元的输入对应的权重。
在一些实施方式中，该操作方法还包括：对存储单元对中的至少一个存储单元执行编程操作，以调整电导差值。
在一些实施方式中，多个存储串构成存储单元阵列，存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括存储单元对，确定神经元的输出包括：在预定时间段内，确定位于不同的二维存储单元阵列中存储单元对对应的神经元的输出。
在一些实施方式中，多个存储串构成存储单元阵列，存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括存储单元对，调整电导差值包括：在预定时间段内，调整位于不同的二维存储单元阵列中存储单元对的电导差值。
此外，根据本申请的至少一个实施方式，本申请实施方式提供的适用于神经网络的非易失性存储器、非易失性存储***以及用于执行神经网络的非易失性存储器的操作方法，利用硬件为非易失性存储器的存储单元阵列中的存储单元对的电导差值来实现神经网络的前向传播过程或推断过程，在单位存储密度和大容量方面具有优势，有利于执行更大规模的深度神经网络，从而支持更加复杂的神经网络功能实现。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请实施方式的连接到主机的非易失性存储***的功能框图；
图2是根据本申请实施方式的非易失性存器的功能框图；
图3是根据本申请实施方式的三维存储单元阵列的等效电路图；
图4A是根据本申请实施方式的相邻的存储串的物理结构示意图；
图4B是根据图4A沿着平面A截取的具有多个存储串的俯视示意图；
图4C是根据本申请另一实施方式的相邻的存储串的物理结构俯视示意图；
图5是根据本申请实施方式的三层神经网络结构示意图；
图6是根据本申请实施方式的神经网络的训练过程的流程图；
图7是根据本申请实施方式的用于执行神经网络的非易失性存储器的操作方法的流程图；
图8是根据图3示出的三维存储单元阵列中的二维存储单元阵列的等效电路图；
图9是根据本申请实施方式的为确定神经元的输出向n条字线所施加的电压的波形图；
图10是根据本申请另一实施方式的用于执行神经网络的非易失性存储器的操作方法的示意图；以及
图11是根据本申请实施方式的存储单元的电导与执行编程操作的时间的曲线图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一部分也可被称作第二部分，第一沟道结构也可称为第二结构，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请实施方式的连接到主机20的非易失性存储***10的功能框图。如图1所示，主机20和存储***10组成的电子设备可为移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏控制台、打印机、***件、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(argument reality，AR)设备或者任何其他适当的电子设备。
主机20可包括电子设备的处理器，并被配置为控制存储***10的整体操作，以及往来于存储***10发送或接收数据。主机20可为中央处理单元(central processingunit，CPU)，或者可为片上***(system-on-chip，SoC)，例如，应用处理器(applicationprocessor，AP)。
存储***10可存储有主机20访问的数据。根据存储***10与主机20连接的接口协议，存储***10可被配置为诸如通用闪存存储(UFS)***，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储***，***组件互连(PCI)类型的存储***，高速PCI(PCI-E)类型的存储***，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒或者任何其他适当的存储***。
如图1所示，存储***10可包括用于存储数据的一个或多个非易失性存储器110和用于控制非易失性存储器110的控制器120。
控制器120耦合至非易失性存储器110和主机20，并且被配置为控制非易性存储器110的操作、管理存储在非易性存储器110中的数据以及与主机20通信。控制器120可例如包括主机接口121、处理器122、闪存接口123。
控制器120中的主机接口121可根据特定通信协议与主机20通信。主机接口210的接口协议可包括通用闪存(UFS)协议、串行高级技术附件(SATA)协议、***组件互连(PCI)协议和高速PCI(PCI-E)协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、并行高级技术附件(PATA)协议、小型计算机***接口(SCSI)协议、串列SCSI(SAS)协议等中的任意一种。
控制器120中的处理器122可例如包括一个或多个ARM核。处理器122可通过驱动被称为闪存转换层(FTL)的固件，以控制非易失性存储器110的固有操作并且对主机20提供兼容性。此外，处理器220还可通过诸如驱动其它固件实现例如磨损均衡(Wear Leveling)、垃圾收集(Garbage Collection)、坏块管理(Bad Block Management)等功能。
存储器120中的闪存接口123可例如根据符合ONFI或Toggle标准的闪存命令，负责管理数据以从非易失性存储器110读取和写入。例如，对于每个非易失性存储器110而言，可通过闪存接口123向其传输命令、地址以及数据。对于多个非易失性存储器110而言，可在传输命令、地址以及数据之前，通过例如选通信号选择特定的非易失性存储器110。
每个非易失性存储器110可被称为管芯(die)，也可被称为存储颗粒。每个管芯可为闪存通信的最小基本管理单元。示例性地，非易失性存储器110可为3D NAND型存储器。一个非易失性存储器110或者多个非易失性存储器110可集成为一个封装件。例如，4～8个非易失性存储器110可封装在一起。需要说明的是，多个非易失性存储器110封装的数量可根据容量需求进行设计，本申请对具体的数量不做限定。
图2是根据本申请实施方式的非易失性存器210的功能框图。其中，非易失性存器210可为图1示出的多个非易失性存器110中的一个示例。如图2所示，非易失存储器210可包括三维存储单元阵列220和诸如页缓冲器231、行解码器232、列解码器233、电压发生器234、逻辑控制模块235、I/O模块236以及数据总线237等组成的***电路。应理解的是，本申请中所描述的上述电路模块所执行的操作可由处理电路执行。可选地，处理电路可包括但不限于逻辑电路的硬件或者执行软件的处理器的硬件/软件组合。
三维存储单元阵列220可包括以三维阵列形成布置的多个储存单元。多个存储单元可按照预定的连接方式与多条位线(BL)和多条字线(WL)连接。示例性地，每个存储单元可为能够存储一位数据的单层存储单元(SLC)、能够存储两位数据的两层存储单元(MLC)、能够存储三位数据的三层存储单元(TLC)以及能够存储四位数据的四层存储单元(QLC)中的任意一种。例如，同一字线连接的多个SLC存储单元对应一个页(Page)。
页缓冲器(或者称为“感测放大器”)231可被配置为根据来自逻辑控制模块235的控制信号从三维存储单元阵列220读取数据或者向三维存储单元阵列220编程(写入)数据。在一个示例中，页缓冲器231可存储将要被编程到三维存储单元阵列220中一个页的数据。在另一个示例中，页缓冲器231可在读取操作中感测存储在三维存储单元阵列220的存储单元中的数据的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。
行解码器232可被配置为由逻辑控制模块235控制，并选择三维存储单元阵列220中一个页。例如，行解码器232可被配置为使用由电压发生器234生成的电压通过驱动字线而选择对应的页。
列解码器233可被配置为由逻辑控制模块235控制，并通过施加由电压发生器234生成的位线电压而选择对应的位线。
电压发生器234可被配置为由逻辑控制模块235控制，并且生成将被提供至三维存储单元阵列220中的字线电压(例如，充电电压、接地电压、读取电压、编程电压、通过电压、验证电压等)、位线电压和源极线电压等。
逻辑控制模块235可耦合至前文描述的每个***电路模块，并且被配置为控制各个***电路模块的操作，逻辑控制模块235可控制执行将要在下文中描述的神经网络的操作方法。
I/O模块236可耦合至逻辑控制模块235，以将从主机20(参考图1)或者控制器120(参考图1)接收到的控制命令转发至逻辑控制模块235，并且将从逻辑控制模块235接收到的状态信息转发至控制器120(参考图1)。I/O模块236还可经由数据总线237耦合至列解码器233，对往返于三维存储单元阵列220的数据进行缓冲和转发。
图3是根据本申请实施方式的三维存储单元阵列320的等效电路图。其中，三维存储器阵列320可为图2示出的三维存储器阵列220中的一部分的示例。例如，图3示出的三维存储单元阵列320可被称为存储块。
如图3所示，存储块可包括多个存储串(例如，Str11+、Str12+、Sr13+以及Strm3-等)。多个存储串Str11+～Strm3-可相对于xy平面以二维阵列形式布置。每个存储串(例如，Str11+)可沿z方向延伸，并且可依次包括彼此串联连接的顶部选择晶体管TST1+、存储单元MC1+～MCn+以及底部选择晶体管BST1+。示例性地，对于每个存储串(例如，Str11+)来说，还可包括设置于顶部选择晶体管TST1+与存储单元MC1+之间的一个或多个虚设存储单元(未示出)，以及设置于存储单元MCn+与底部选择晶体管BST1+之间的一个或多个虚设存储单元(未示出)。需要说明的是，每个存储串(例如，Str11+)所包括的选择晶体管(例如，TST1+和BST1+)、存储单元(例如，MC1+～MCn+)以及虚设存储单元的数量本申请对此不做具体的限定。
在一个示例中，存储块中的多个存储串Str11+～Strm3-的一端可与公共源极线ACS连接。示例性地，各个存储串Str11+～Strm3-中位于端部的各个底部选择晶体管(例如，BST1+)的源极端可连接至公共源极线ACS。
在一个示例中，各个存储串Str11+～Strm3-中位于距离公共源极线ASC(大致地)相同高度多个存储单元(例如，MC1+、MC1-等)的栅极端可连接至相同的字线(例如，WL1)，从而使得例如存储块包括多条字线WL1～WLn。如前文所述，连接至相同的字线(例如，WL1)的多个存储单元(例如，MC1+、MC1-等)可由该字线(例如，WL1)控制，该字线(例如，WL1)连接的多个存储单元(例如，MC1+、MC1-等)可构成一个页，从而使得例如存储块包括与多条字线WL1～WLn对应的多个页。
在一个示例中，沿x方向排列的多个存储串(例如，Str11+、Str11-、Strm1+、Strm1-)中位于距离公共源极线ACS(大致地)相同高度的多个顶部选择晶体管(例如，TST1+)的栅极端可连接至相同的顶部选择线(例如，TSL1)，从而使得例如存储块包括沿y方向设置的多个顶部选择线TSL1、TSL2、TSL3。
在一个示例中，沿x方向排列的多个存储串(例如，Str11+、Str11-、Strm1+、Strm1-)中位于距离公共源极线ACS(大致地)相同高度的多个底部选择晶体管(例如，BST1+)的栅极端可连接至相同的底部选择线(例如，BSL1)，从而使得例如存储块包括沿y方向设置的多个底部选择线BSL1、BSL2、BSL3。在另一个示例中，各个存储串中位于距离公共源极线ACS(大致地)相同高度的多个底部选择晶体管的栅极端可彼此连接，并连接至同一底部选择线，从而使得例如存储块包括一个底部选择线(未示出)。
在一个示例中，沿y方向排列的多个存储串(例如，Str11+、St12+、Str13+)的另一端可连接至相同的位线(例如，BL1+)。示例性地，各个存储串Str11+、St12+、Str13+中位于端部的各个顶部选择晶体管(例如，TST1+)的漏极端可连接至位线BL1+，从而使得例如存储块包括沿x方向设置的多条位线BL1+、BL1-～BLm+、BLm-。
下面示例性地说明三维存储单元阵列中的相邻的存储串的物理结构。图4A是根据本申请实施方式的相邻的存储串的物理结构示意图。图4B是根据图4A沿着平面A截取的具有多个存储串的俯视示意图。
如图4A所示，沟道结构可包括两个子沟道结构411、412，每个子沟道结构(例如，411)的形状可例如为(大致地)半圆柱体，并且子沟道结构411的延伸方向(z方向)可为存储串中多个存储单元排列的方向。子沟道结构411可包括沿垂直于侧面方向依次设置的电荷阻挡层401、电荷捕获层402、隧穿层402以及沟道层404。其中，电荷阻挡层401、电荷捕获层402、隧穿层402可被称为功能层405。示例性地，电荷阻挡层401、电荷捕获层402、隧穿层402的材料可依次为氧化硅、氮化硅、氮氧化硅。沟道层404的材料可为多晶硅。需要说明的是，子沟道结构的形状不限于此，还可例如为半椭圆柱体、棱柱体或者其它不规则的形状。
隔离结构420可沿垂直于子沟道结构411、412的延伸方向(z方向)以将两个子沟道结构411和412分隔开。示例性地，从xy平面来看，隔离结构420的顶面形状可为设置于两个子沟道结构411、412的两个半圆形顶面之间的长方形。例如，子沟道结构411、412的两个半圆形顶面可相对于隔离结构420的长方形顶面对称地设置。进一步地，隔离结构420的顶面可沿子沟道结构411或412的延伸方向(z方向)延伸，使得子沟道结构411、412被隔离结构420物理地分割开。示例性地，隔离结构420的材料可包括氧化硅、氮化硅、氮氧化硅等电介质材料，以实现两个子沟道结构411、412之间的电隔离。
在一个示例中，字线WL1～WLn可沿子沟道结构411或412的延伸方向(z方向)依次间隔地设置。每条字线(例如，WL2)可围绕子沟道结构411或412在其延伸方向上的一部分。示例性地，各条字线(例如，WL1～WLn)的材料可包括钨、掺杂的多晶硅或者任何合适的导电材料。
在一个示例中，每条字线(例如，WL2)和与该字线WL2对应的部分功能层405、沟道层404共同构成存储单元。例如，对字线WL2施加电压，可使沟道层404中的电荷(例如，电子)注入至电荷捕获层402，或者通过字线WL2及其它控制线的配合，使得电荷捕获层402中的电荷退回到沟道层404。如图4A所示，在z方向排列的多个存储单元共享沟道层404，换言之，多个存储单元可在z方向上串联排列(类似于NAND门)。
需要说明的是，如前文所述，对于一个存储单元而言，由电介质材料(例如，氮化硅)制备的电荷捕获层402可类似于陷阱，使得电荷注入其中后难以逃脱，故这种存储单元可被称为电荷捕获型存储单元。在另一个示例中，功能层可依次包括电荷阻挡层、浮栅层以及隧穿层，浮栅层可例如由导电材料制备，当电荷注入至浮栅层后，由电介质材料制备的、且位于浮栅层两侧的电荷阻挡层和隧穿层可使电荷保存在浮栅层中，而不发生电荷逃脱，故这种存储单元可被称为浮置浮栅型存储单元。
在一些示例中，如图4A和图4B所示，隔离结构420在远离位线(例如，图4A示出的底部)的一端沿着多个沟道结构(例如，沟道结构包括子沟道结构411和412)排列的方向(例如，x方向)延伸。需要说明的是，对于一个沟道结构中所包括的子沟道结构(例如，411和412)，隔离结构420能够使位于两个子沟道结构(例如，411和412)中的底部选择晶体管单独地作为一个元件。另一方面，例如沿x方向延伸的隔离结构420将远离位线(例如，图4A示出的底部)的一端底部选择线(例如，BSL1和BSL2)绝缘隔离，使得由隔离结构420延伸方向(例如，x方向)两侧的多个底部选择晶体管能够分别由两个底部选择线(例如，BSL1和BSL2)进行单独地控制。
图4C是根据本申请另一实施方式的相邻的存储串的物理结构俯视示意图。如图4C所示，隔离结构420’可沿垂直于子沟道结构411’、412’、413’、414’的延伸方向(z方向)将四个子沟道结构411’、412’、413’、414’彼此分隔开。示例性地，从xy平面来看，隔离结构420’的顶面形状可例如为十字形，四个子沟道结构411’、412’、413’、414’的顶面形状可例如(大致地)为1/4圆形。四个子沟道结构411’、412’、413’、414’可分别设置于十字形的相邻交叉之间。进一步地，隔离结构420’的顶面可沿子沟道结构(例如，411’)的延伸方向(z方向)延伸，使得子沟道结构411’、412’、413’、414’被隔离结构420’物理地分割开。当隔离结构420’的材料为电介质材料时，能够实现子沟道结构411’、412’、413’、414’之间的电隔离。
可以理解的是，图4A至图4C分别示例了沟道结构包括两个子沟道结构和四个子沟道结构的情况。然而，沟道结构还可包括其它数量的子沟道结构，例如3、5、6、7等。
在一个示例中，沟道结构中的多个子沟道结构的各个功能层和沟道层可在同一工艺(例如，薄膜沉积工艺)过程中形成，这样同一沟道结构所包括的多个子沟道结构的物理结构差异(例如，功能层和/或沟道层的薄膜厚度差异)较小。
下面对神经网络进行示例性地说明。神经网络可由输入层、输出层以及输入层与输出层之间的一个或多个隐藏层构成，每一层包括一个或多个神经元。根据神经网络中各个神经元的连接关系，使输入以一种数学变换的方式遍历各个层，并转换为每个输出的概率。
图5是根据本申请实施方式的三层神经网络结构500示意图。图5示出了具有三个输入神经元(I1、I2、I3)的输入层、具有两个输出神经元(O1、O2)的输出层，以及具有四个隐藏神经元(H1、H2、H3、H4)的隐藏层。神经网络500中的圆圈表示神经元，连接线表示前一层的各个神经元与当前层的一个神经元之间的可变权重。神经元(例如，隐藏神经元H1)可被实现为一种数学函数，该数学函数接收多个输入(I1、I2、I3)并将它们加权后进行累加以产生输出(OH1＝I1ω1+I2ω2+I3ω3)。进一步地，隐藏神经元(例如，H1)产生的输出OH1可作为输出各个输出神经元(例如，O1)的一个输入。输出神经元产生的输出可作为神经网络500的输出。
在一些实施方式中，权重(例如，ω1、ω2、ω3)可利用训练过程而实现调整。此外，神经元(例如，隐藏神经元或输出神经元)可以具有阈值，使得当加权后的输入累加值超过该阈值时，而产生输出(即，后一层的输入或神经网络的输出)。可选地，神经元的输出可通过一些非线性函数(例如，Sigmoid函数)来计算。虽然图5示出了一个隐藏层，但是复杂的深度神经网络(DNN)可具有许多此类的隐藏层。
基于训练后的神经网络能够解决例如模式识别等问题。例如，经过训练后的神经网络能够用于推断出图像中的水果类别。图6是根据本申请实施方式的神经网络的训练过程的流程图600。例如，该训练过程可基于有监督的学习规则。下面结合图5示出的神经网络500详细说明训练过程600。
在步骤601中，输入神经元I1、I2、I3(参考图5)接收训练输入。示例性地，训练输入为一组图像，每张图像中均包括待识别的一种水果类别。
在步骤602中，可使用当前权重，将输入神经元I1、I2、I3连接到下一层的隐藏神经元H1、H2、H3、H4。进一步地，将隐藏神经元H1、H2、H3、H4连接到下一层的输出神经O1、O2，并将隐藏神经元H1、H2、H3、H4的输出作为下一层输出神经元O1、O2的输入。进一步地，输出神经元O1、O2的输出作为神经网络500的输出。换言之，来自输入层的训练输入以这种方式遍历所有隐藏层直至输出层进行传播。示例性地，如前文所述，在利用神经网络识别水果类别的示例中，隐藏层和输出层使用当前权重来计算图像中的水果为特定类别的概率，并将目标水果类别的标签在步骤603处返回。
在步骤604中，确定使用当前权重，神经网络输出的特定水果类别的概率是否满足足够准确的标签，并且如果是，则训练完成(步骤605)。如果结果不够准确，则神经网络在步骤606处调整权重，然后循环返回到步骤604，以使用经调整的权重再次运行输入数据。
当步骤605确定了神经网络的权重，基于该权重可用于推断前文所述的图像中的水果类别，并且所确定的权重，可存储在非易失性存储器320(参见图3)中。
图7是根据本申请实施方式的用于执行神经网络的非易失性存储器的操作方法700的流程图。图8是根据图3示出的三维存储单元阵列320中的二维存储单元阵列820-1的等效电路图。下面结合图7和图8对操作方法700的进行示例性地说明。操作方法700可利用例如图8示例的三维存储单元阵列320的一部分(即，二维存储单元阵列820-1)来执行神经网络的训练过程中的前向传播或推断过程。
如图8所示，二维存储单元阵列820-1可等效为神经网络(例如，图5示例的神经网络500)的一个隐藏层或输出层(以下简称当前层)中的多个神经元。对于二维存储单元阵列820-1中的各个存储串，其可由相同的顶部选择线TSL1控制，以使得图8示出的多个存储串Str11+～Strm1-能够在同一顶部选择线TSL1的控制下与多条位线(例如，BL1+、BL1-～Blm+、BLm-)接通。
在步骤701中，如图8所示，相同字线(例如，WL1)连接的、并位于不同的存储串(例如，Str11+～Strm1-)上的多个存储单元(例如，MC1+～MCm-)可对应于当前层中的一个神经元。二维存储单元阵列820-1可对应于当前层中的n个神经元。其中，各个存储单元(例如，MC1+～MCm-)均可对应m个存储单元对，即存储单元对MC1+和MC1-～存储单元对MCm+和MCm-。
进一步地，多条位线(例如，BL1+～BLm-)可为划分为多条位线对，例如，位线对BL1+和BL1-～位线对BLm+和BLm-。在该步骤中，可向各条位线对(例如，BL1+和BL1-)施加位线电压VBL，各条位线对(例如，BL1+和BL1-)所施加的位线电压VBL可对应于当前层中一个神经元的多个输入。换言之，每条位线对所施加的位线电压VBL可对应于当前层中一个神经元的一个输入。示例性地，对于当前层中一个神经元来说，其可接收m个输入(即，m条位线对上的位线电压VBL)。可选地，每条位线对(例如，BL1+和BL1-)中的两条位线被施加的位线电压VBL可相等。在另一个示例中，可先向各个位线对BL1+和BL1-～BLm+和BLm-中m条位线BL1+、BL2+～BLm+施加位线电压VBL(m个输入)，然后再向各个位线对BL1+和BL1-～BLm+和BLm-中m条位线BL1-、BL2-～BLm-再次施加位线电压VBL(m个输入)。
在步骤702中，存储单元对(例如，MC1+和MC1-)的电导差值G1+-G1-可作为对应于神经元的一个输入(即，施加到位线对BL1+和BL1-的位线电压VBL1)的权重。需要说明的是，如前文所述，对于浮置浮栅型或电荷捕获型存储单元而言，各个存储单元根据注入至电荷捕获层或浮栅层的电荷数量的不同，各个存储单元所呈现出的电导值(即，电阻值的倒数)不同。在该步骤中，可根据存储单元的上述特性以及存储单元阵列的电连接特性，通过对存储单元对所连接的字线施加读取电压，从而感测流经该存储单元对中两个存储单元的电流，为后续步骤703确定神经元的输出提供执行条件。
图9是根据本申请实施方式的为确定神经元的输出向n条字线所施加的电压的波形图。如图9所示，读取脉冲电压Vread(灰色)依次施加至字线WL1至WLn，以依次确定出与字线WL1连接的各个存储单元对的电流差值(例如，存储单元对MC1+和MC1-的电流差值至存储单元对MCm+和MCm-的电流差值)直至字线WLn连接的各个存储单元对的电流差值。在一个示例中，由于在步骤701中已对各个存储串Str11+～Strm1-连接的位线BL1+～BLm-施加的位线电压VBL1+～VBLm-，在t1时间对字线WL1施加读取脉冲电压Vread时，与各个存储串Str11+～Strm1-的一端(例如，未连接位线的一端)连接的例如感测电路(未示出)能够感测出流经与字线WL1连接的各个存储单元对MC1+和MC1-～MCm+和MCm-所在的多个存储串Str11+～Strm1-的电流值。
在步骤703中，可通过例如减法器(未示出)对各个存储单元对(例如，MC1+和MC1-)所在的两个存储串(例如，Str11+和Str11-)中的电流值(例如，IMC1+和IMC1-)进行差分处理(即，IMC1+-IMC1-)，从而获得各个输入(例如，VBL1+和VBL1-)与对应的权重(例如，G1+-G1-)的乘积(即，IMC1+-IMC1-＝G1+×VMC1+-G1-×VMC1-)。换言之，由于字线WL1连接多个存储单元对MC1+和MC1-～MCm+和MCm-，多个输入(例如，VBL1+～VBLm-)与分别对应的多个权重(例如，(G1+-G1-)～(Gm+-Gm-))的乘积(即，(G1+×VMC1+-G1-×VMC1-)～(Gm+×VMCm+-Gm-×VMCm-))能够确定出。进一步地，可通过感测公共源极线ACS中的总电流实现将上述各个乘积相加，从而确定出字线WL1对应的神经元的输出(即，
Figure BDA0003673865370000161
),从而确定神经网络中当前层的n个神经元的n个输出。
在一个示例中，在t1时间对字线WL1施加读取脉冲电压Vread期间，可对字线WL2～WLm施加偏置脉冲电压Vbias。例如，偏置脉冲电压Vbias大于读取脉冲电压Vread。换言之，对于存储串Str11+来说，存储单元MC1+可被称为选择存储单元，存储串Str11+中的除了存储单元MC1+以外的其它存储单元可被称为未选择的存储单元，当对未选择的存储单元所施加的偏置脉冲电压Vbias大于选择的存储单元MC1+所施加的读取脉冲电压Vread的情况下，能够在感测流经选择的存储单元MC1+的电流时有效地避免未选择的存储单元的影响，从而提高获取神经元输出的准确性。
需要说明的是，图9示出的字线WL1～WLn的电压波形图仅为示例性地，在其它示例中，从时域上来说，读取脉冲电压Vread可并非逐一地施加至字线WL1～WLn，换言之，读取脉冲电压Vread可省略任意一个或多条字线不对其施加读取脉冲电压Vread，从而使得该一个或多条字线所连接的存储单元对并不对应于神经网络中当前层的一个神经元。
在一些示例中，如前文所述，在隔离结构420位于远离位线(例如，图4A示出的底部)的一端沿着多个沟道结构(例如，沟道结构包括子沟道结构411和412)排列的方向(例如，x方向)延伸的情况下，隔离结构420延伸方向(例如，x方向)两侧的多个底部选择晶体管能够分别由两个底部选择线(例如，BSL1和BSL2)进行单独地控制。在利用非易失性存储器的存储单元阵列执行神经网络输出的过程可通过非易失性存储器执行读取操作而实现，这样当打开顶部选择线TSL1对应的顶部选择晶体管来控制二维存储单元阵列执行读取操作(即，确定神经网络当前层的输出)的过程中，可关闭底部选择线BSL1对应的底部选择晶体管，从而避免在执行读取操作过程中各个存储串与公共源极线ACS连通而导致的读取干扰，进而提高了神经网络的准确性。
在本申请的示例性实施方式中，利用硬件为非易失性存储器的存储单元阵列中的存储单元对的电导差值代表神经元的权重来实现神经网络算法，可以使得存储单元对中的两个存储单元的电导能够独立地调整(例如，增加或减小)。同时还可以增加权重范围，以容纳更多的权重状态，有利于实现更加精细的神经网络运算。另一方面，可实现权重为负数，从而使权重可以代表神经抑制等更加丰富的功能。在单位存储密度和大容量方面具有优势，有利于执行更大规模的深度神经网络，从而支持更加复杂的神经网络功能实现。
此外，由于当前层的神经元中一个输入所对应的权重的可由一个存储单元对的电导差值来表示，而存储单元对中两个存储单元的物理结构差异(例如，层的厚度)可能会对存储单元所呈现的电导特性一致性产生影响，从而影响存储单元对所对应的电导差值的准确性。采用图4A或图4C示例的相邻的存储串的物理结构，并将相邻的存储串中的与同一字线连接的两个存储单元作为一个存储单元对，能够有效地降低由于存储单元对中的两个存储单元的物理结构差异对其电导差值的准确性的影响，有利于提高执行该操作方法700的准确性和神经网络的抗干扰特征。同时，可增加存储单元的单位密度从而使存储单元对的电导差值所代表的神经元的权重密度翻倍。
图10是根据本申请另一实施方式的用于执行神经网络的非易失性存储器的操作方法的示意图。如图10所示，顶部选择线TSL1连接的多个存储串中的多个存储单元可组成一个二维存储单元阵列(例如，第一存储单元阵列1020-1)。相似地，第二存储单元阵列1020-2中的多个存储串可连接至一个顶部选择线，第三存储单元阵列1020-3中的多个存储串可连接至另一个顶部选择线，第p存储单元阵列中的多个存储串可连接至又一个顶部选择线。换言之，第一存储单元阵列1020-1、第二存储单元阵列1020-2、第三存储单元阵列1020-3至第p存储单元阵列1020-p可分别由p个顶部选择线控制。其中，第一存储单元阵列1020-1可与图8示例的三维存储单元阵列的一部分820相同。
在一个示例中，对于第一存储单元阵列1020-1而言，可通过向顶部选择线TSL1施加导通电压(即，连接至顶部选择线TSL1的多个顶部选择晶体管导通的电压)，使得第一存储单元阵列1020-1中的多个存储串Str11+～Strm1-的一端能够接收位线电压(例如，VBL1+～VBLm-)。即，如前文所详细说明的，第一存储单元阵列1020-1中对应的各个神经元可作为神经网络当前层中的多个神经元的一部分，并能够在预定的时间(例如，第一时间段)内产生对应的输出。
进一步地，可通过向第二存储单元阵列1020-2至第p存储单元阵列中的一个或多个所对应的顶部选择线施加导通电压，使得第二存储单元阵列1020-2至第p存储单元阵列中的至少部分存储单元阵列能够作为神经网络当前层中的多个神经元的一部分，并行地在预定的时间(即，第一时间段)内产生对应的输出，从而有效地提高利用非易失性存储器执行神经网络算法中前向传播或推断过程的操作效率。
如前文所示，在神经网络的训练过程中，若神经网络输出的概率未满足足够准确的标签，那么需要调整神经网络中的各个权重。进一步地，由于存储单元对的电导差值(例如，G1+-G1-)作为每个神经元中的输入对应的权重，那么可通过调整存储单元对中的一个或两个存储单元的电导，来实现存储单元对的电导差值的调整。需要说明的是，通过神经网络输出的概率是否满足足够准确的标签，来调整神经网络中的各个权重可被称为神经网络的反向传播(backward propagation,BP)。
图11是根据本申请实施方式的存储单元的电导与执行编程操作的时间的曲线图。如图11所示，随着对存储单元执行编程操作执行时间的增加，存储单元的电导随之降低。具体地，例如随着对存储单元执行编程操作的时间的增加，存储单元的沟道层中的更多的电荷被注入至电荷捕获层402(参见图4)，从而使得存储单元的电导降低，即调整了存储单元的电导。在另一个示例中，还可通过增加对存储单元执行编程操作的脉冲强度，使得存储单元的沟道层中的更多的电荷被注入至电荷捕获层402(参见图4)，以调整存储单元的电导。
下面参照图8示出的部分三维存储单元阵列820-1，对其中的一个存储单元MC1+执行编程操作进行示例性说明。
在一个示例中，存储单元MC1+可被称为选择的存储单元。对该选择的存储单元执行编程操作时，可对与其连接的字线WL1施加编程电压(例如，15～20V)，并打开存储单元MC1+所在的存储串Str11+上的顶部选择晶体管TST1+，对与存储单元MC1+所在的存储串Str11+连接的位线BL1+施加例如接地电压。在字线WL1的高电压的作用下，电荷(例如，电子)隧穿后注入电荷捕获层充电，以达到调整存储单元MC1+的电导的作用。可选地，可对其它位线BL1-～BLm-施加禁止编程电压(例如，2V)，以阻碍电荷发生隧穿效应，以抑制存储串Str11-～Strm1-中的存储单元MC1-～MCm-被编程。需要说明的是，上述对存储单元MC1+的电导调整可在预定的时间(例如，第二时间段)内执行。
在一个示例中，再次参考图10，可例如第二时间段内并行地调整第二存储单元阵列1020-2至第p存储单元阵列中的一个或多个存储单元阵列中的存储单元的电导，从而有效地提高利用非易失性存储器执行神经网络算法中反向传播的操作效率。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (11)

1.一种适用于神经网络的非易失性存储器，其特征在于，包括：
多个沟道结构和隔离结构，沿平行于所述沟道结构的延伸方向，所述沟道结构被所述隔离结构分割为至少两个子沟道结构，同一所述沟道结构中的两个子沟道结构对应于相邻的存储串，多个所述存储串中的存储单元划分为存储单元对，每个所述存储单元对中的两个存储单元分别位于两个存储串且连接至同一字线，所述两个存储串分别连接至两条位线，相同字线连接并位于不同存储串的多个存储单元对应于所述神经网络中的一个神经元；以及
***电路，被配置为：
向所述存储单元对所连接的位线施加位线电压，所述位线电压作为所述神经网络中的神经元的一个输入；
向与所述存储单元对连接的字线施加读取电压；以及
基于所述存储单元对中两个存储单元的电导差值，确定所述神经元的输出，所述电导差值作为所述神经元的所述输入对应的权重。
2.根据权利要求1所述的非易失性存储器，其中，所述***电路还被配置为：
对所述存储单元对中的至少一个存储单元执行编程操作，以调整所述电导差值。
3.根据权利要求1所述的非易失性存储器，其中，所述多个存储串构成存储单元阵列，所述存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括所述存储单元对，所述***电路还被配置为：
在预定时间段内，确定位于不同的二维存储单元阵列中所述存储单元对对应的神经元的输出。
4.根据权利要求2所述的非易失性存储器，其中，所述多个存储串构成存储单元阵列，所述存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括所述存储单元对，所述***电路还被配置为：
在预定时间段内，调整位于不同的二维存储单元阵列中所述存储单元对的电导差值。
5.根据权利要求1所述的非易失性存储器，其中，所述隔离结构在远离所述位线的一端沿着多个沟道结构排列的方向延伸。
6.根据权利要求1至5中任一项所述的非易失性存储器，其中，所述存储单元为浮置浮栅型存储单元或电荷捕获型存储单元。
7.一种适用于神经网络的非易失性存储***，其特征在于，包括：
如权利要求1至6中任一项所述的至少一个非易失性存储器；以及
控制器，连接所述至少一个非易失性存储器，被配置为控制所述非易失性存储器中的***电路。
8.一种用于执行神经网络的非易失性存储器的操作方法，其特征在于，所述非易失性存储器包括多个沟道结构和隔离结构，沿平行于所述沟道结构的延伸方向，所述沟道结构被所述隔离结构分割为至少两个子沟道结构，同一所述沟道结构中的两个子沟道结构对应于相邻的存储串，多个所述存储串中的存储单元划分为存储单元对，每个所述存储单元对中的两个存储单元分别位于两个存储串且连接至同一字线，所述两个存储串分别连接至两条位线，相同字线连接并位于不同存储串的多个存储单元对应于所述神经网络中的一个神经元，其中，所述操作方法包括：
向所述存储单元对所连接的位线施加位线电压，所述位线电压作为所述神经网络中的神经元的一个输入；
向与所述存储单元对连接的字线施加读取电压；以及
基于所述存储单元对中两个存储单元的电导差值，确定所述神经元的输出，所述电导差值作为所述神经元的所述输入对应的权重。
9.根据权利要求8所述的操作方法，其中，所述操作方法还包括：
对所述存储单元对中的至少一个存储单元执行编程操作，以调整所述电导差值。
10.根据权利要求8所述的操作方法，其中，所述多个存储串构成存储单元阵列，所述存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括所述存储单元对，确定所述神经元的输出包括：
在预定时间段内，确定位于不同的二维存储单元阵列中所述存储单元对对应的神经元的输出。
11.根据权利要求9所述的操作方法，其中，所述多个存储串构成存储单元阵列，所述存储单元阵列包括多个二维存储单元阵列，每个二维存储单元阵列中的多个存储串连接至相同的顶部选择线，并且每个二维存储单元阵列包括所述存储单元对，调整所述电导差值包括：
在预定时间段内，调整位于不同的二维存储单元阵列中所述存储单元对的电导差值。
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