CN114823310A - 存储器件、半导体结构及其形成方法 - Google Patents

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Abstract

本公开提供一种存储器件、半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，衬底包括间隔设置的源极区和漏极区，以及位于源极区及漏极区之间的栅沟槽；在栅沟槽的内壁依次形成栅氧化层、界面层以及填充栅沟槽的导电层，界面层远离栅沟槽底部的一侧的厚度大于其靠近栅沟槽底部的一侧的厚度；采用湿法蚀刻工艺对界面层背离栅沟槽底部的一侧进行回蚀刻，以使界面层的顶部高度低于导电层的顶部高度。本公开的形成方法可降低栅诱导漏极泄漏电流，减小功耗，提高器件可靠性。

Description

存储器件、半导体结构及其形成方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种存储器件、半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。字线结构作为动态随机存储器的核心部件，主要用于控制晶体管打开或关闭。
在字线结构制造过程中，通常采用干法蚀刻工艺对各膜层进行蚀刻，然而，干法蚀刻通常会在用于形成字线结构的槽壁中出现残留，引发结构缺陷，进而使得栅诱导漏极泄漏电流增大。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种存储器件、半导体结构及其形成方法，可降低栅诱导漏极泄漏电流，减小功耗，提高器件可靠性。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底包括间隔设置的源极区和漏极区，以及位于所述源极区及所述漏极区之间的栅沟槽；
在所述栅沟槽的内壁依次形成栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度；
采用湿法蚀刻工艺对所述界面层背离所述栅沟槽底部的一侧进行回蚀刻，以使所述界面层的顶部高度低于所述导电层的顶部高度。
在本公开的一种示例性实施例中，在所述栅沟槽的内壁依次形成栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度，包括：
在所述栅沟槽的内壁依次形成随型贴附的栅氧化层、第一界面层以及填满所述栅沟槽的第一导电材料；
采用干法蚀刻工艺蚀刻所述第一导电材料，以露出部分位于所述栅沟槽侧壁的第一界面层；
在位于所述栅沟槽侧壁的第一界面层的表面形成第二界面层，所述第一界面层和所述第二界面层共同构成所述界面层；
在所述第一导电材料背离所述栅氧化层的表面沉积第二导电材料，所述第二界面层包覆于所述第二导电材料的外周。
在本公开的一种示例性实施例中，采用湿法蚀刻工艺对所述界面层背离所述栅沟槽底部的一侧进行回蚀刻，以使所述界面层的顶部高度低于所述导电层的顶部高度，包括：
采用选择性湿法蚀刻工艺蚀刻所述界面层，以使所述界面层的顶部高度低于所述导电层的顶部高度。
在本公开的一种示例性实施例中，所述界面层与所述导电层的选择蚀刻比为5～40。
在本公开的一种示例性实施例中，所述栅沟槽的深度为100nm～300nm，所述栅沟槽的宽度为10nm～50nm。
在本公开的一种示例性实施例中，所述第一导电材料的蚀刻深度为5nm～70nm，所述界面层的回蚀刻深度为5nm～50nm。
在本公开的一种示例性实施例中，在位于所述栅沟槽侧壁的第一界面层的表面形成第二界面层，包括：
在所述第一导电材料、所述第一界面层以及所述栅氧化层共同构成的结构的表面沉积界面材料；
采用干法蚀刻工艺去除位于所述栅沟槽的侧壁以外的区域的界面材料，以形成第二界面层。
在本公开的一种示例性实施例中，在所述第一导电材料背离所述栅氧化层的表面沉积第二导电材料，所述第二界面层包覆于所述第二导电材料的外周，包括：
在所述第一导电材料背离所述栅氧化层的一侧沉积第二导电材料，所述第二导电材料覆盖所述第二界面层；
采用干法蚀刻工艺去除溢出于所述栅沟槽以外的第二导电材料，所述第一导电材料和所述第二导电材料共同构成所述导电层。
在本公开的一种示例性实施例中，所述第一导电材料与所述第二导电材料的材料相同。
在本公开的一种示例性实施例中，所述第一界面层的厚度为0.5nm～2nm，所述第二界面层的厚度为2nm～10nm。
根据本公开的一个方面，提供一种半导体结构，包括：
衬底，包括间隔设置的源极区和漏极区，以及位于所述源极区及所述漏极区之间的栅沟槽；
依次形成于所述栅沟槽的内壁的栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度，且所述界面层的顶部高度低于所述导电层的顶部高度。
在本公开的一种示例性实施例中，所述界面层包括第一界面层和第二界面层，所述第一界面层随型贴附于所述栅氧化层背离所述栅沟槽的内壁的一侧，所述第二界面层形成于位于所述栅沟槽侧壁的第一界面层的表面；所述导电层包括第一导电材料和第二导电材料，所述第一导电材料填充于所述栅沟槽，并与所述第一界面层接触连接，所述第二导电材料形成于所述第一导电材料背离所述栅氧化层的一侧，所述第二界面层包覆于所述第二导电材料的外周。
在本公开的一种示例性实施例中，所述第一导电材料与所述第二导电材料的材料相同。
在本公开的一种示例性实施例中，所述栅沟槽的深度为100nm～300nm，所述栅沟槽的宽度为10nm～50nm。
在本公开的一种示例性实施例中，所述第一界面层的厚度为0.5nm～2nm，所述第二界面层的厚度为2nm～10nm。
根据本公开的一个方面，提供一种存储器件，包括上述任意一项所述的半导体结构。
本公开的存储器件、半导体结构及其形成方法，可采用湿法蚀刻工艺对界面层进行回蚀刻，进而可通过等向蚀刻彻底清除栅沟槽槽壁中需要去除的界面层，避免残留，避免引入结构缺陷，进而降低栅诱导漏极泄漏电流。同时，由于界面层远离栅沟槽底部的一侧的厚度较大，在回蚀刻过程中，湿法蚀刻的面积较大，有助于湿法蚀刻工艺的展开，且在回蚀刻后形成的开口较大，使得后续在该开口中填充的介质的厚度较大，从而增大栅漏重叠区域与漏极区之间的物理距离，进而降低栅诱导漏极泄漏电流，又由于界面层靠近栅沟槽底部的一侧的厚度较小，可降低半导体结构的电阻，减小功耗，提高栅极对半导体结构的控制能力。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的示意图。
图2为相关技术中栅沟槽的示意图。
图3为相关技术中在沟槽中填充栅氧化层、界面层及导电层的示意图。
图4为相关技术中干法蚀刻后的结构示意图。
图5为本公开实施方式中半导体结构的形成方法的流程图。
图6为本公开实施方式中半导体结构的示意图。
图7为本公开实施方式中栅沟槽的示意图。
图8为本公开实施方式中步骤S120的流程图。
图9为本公开实施方式中完成步骤S1201后的结构示意图。
图10为本公开实施方式中完成步骤S1202后的结构示意图。
图11为本公开实施方式中完成步骤S1203后的结构示意图。
图12为本公开实施方式中步骤S1203及步骤S1204的流程图。
图13为本公开实施方式中完成步骤S210后的结构示意图。
图14为本公开实施方式中完成步骤S230后的结构示意图。
图15为本公开实施方式中完成步骤S240后的结构示意图。
图中：100、衬底；101、漏极；102、源极；103、栅沟槽；200、字线结构；201、栅氧化层；202、界面层；203、导电层；300、位线结构；400、存储电容；500、接触结构；1、衬底；11、栅沟槽；2、栅氧化层；3、界面层；31、第一界面层；32、第二界面层；301、界面材料；4、导电层；41、第一导电材料；42、第二导电材料。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
在相关技术中，如图1所示，存储器件主要包括衬底100、字线结构200、位线结构300、存储电容400及晶体管，其中，位线结构300通过接触结构500与衬底100的漏极101相连接，字线结构200同时作为晶体管的栅极，用于控制晶体管的打开或关闭，存储电容400通过接触结构500与晶体管的源极102相连通。字线结构200主要包括形成于栅沟槽103内壁的栅氧化层201、界面层202以及填充于栅沟槽103的导电层203，在其制造过程中，如图2-图4所示，先对衬底100进行开槽，形成栅沟槽103，随后在栅沟槽103内填充栅氧化层201、界面层202以及导电层203，再采用干法蚀刻工艺对位于栅沟槽103内壁的界面层202进行回蚀刻，然而，受干法蚀刻工艺限制通常会在槽壁中出现残留，引发结构缺陷，增加泄露电流。此外，干法蚀刻的蚀刻深度较难控制，使得相邻半导体结构的蚀刻均匀性降低，进而可能导致部分晶体管的栅诱导漏极泄漏电流增大。
本公开实施方式提供了一种半导体结构的形成方法，如图5所示，该形成方法可以包括：
步骤S110，提供衬底，所述衬底包括间隔设置的源极区和漏极区，以及位于所述源极区及所述漏极区之间的栅沟槽；
步骤S120，在所述栅沟槽的内壁依次形成栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度；
步骤S130，采用湿法蚀刻工艺对所述界面层背离所述栅沟槽底部的一侧进行回蚀刻，以使所述界面层的顶部高度低于所述导电层的顶部高度。
本公开的半导体结构的形成方法，可采用湿法蚀刻工艺对界面层进行回蚀刻，进而可通过等向蚀刻彻底清除栅沟槽槽壁中需要去除的界面层，避免残留，避免引入结构缺陷，进而降低栅诱导漏极泄漏电流。同时，由于界面层远离栅沟槽底部的一侧的厚度较大，在回蚀刻过程中，湿法蚀刻的面积较大，有助于湿法蚀刻工艺的展开，且在回蚀刻后形成的开口较大，使得后续在该开口中填充的介质的厚度较大，从而增大栅漏重叠区域与漏极区之间的物理距离，进而降低栅诱导漏极泄漏电流，又由于界面层靠近栅沟槽底部的一侧的厚度较小，可降低半导体结构的电阻，提高栅极对半导体结构的控制能力。
下面对本公开实施方式半导体器件的形成方法的各步骤进行详细说明：
如图5所示，在步骤S110中，提供衬底，所述衬底包括间隔设置的源极区和漏极区，以及位于所述源极区及所述漏极区之间的栅沟槽。
如图6所示，衬底1的材料可以是硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定，衬底1上也可以形成有浅沟槽隔离结构、阱区等。衬底1可以是P型，其可包括间隔设置的源极区及漏极区。可对源极区和漏极区进行掺杂，以形成源极和漏极。举例而言，可对源极区和漏极区进行n型掺杂。举例而言，可向源极区和漏极区内掺杂n型掺杂材料，以使源极区和漏极区形成n型半导体。该n型掺杂材料可以是元素周期表中位于第IV主族的元素，举例而言，其可以是磷，当然，还可以是其他元素的材料，在此不再一一列举。
在一实施例中，可采用离子注入的方式向源极区和漏极区注入磷离子，当然，也可采用其他工艺对源极区和/或漏极区进行掺杂，在此不做特殊限定。
需要说明的是，源极区与漏极区之间可为沟道区，该沟道区内可具有栅沟槽11，如图7所示，可在栅沟槽11内形成埋入式字线结构，该字线结构作为晶体管的栅极，可控制晶体管打开或关闭。
举例而言，可对衬底1的沟道区进行图案化处理，以便形成栅沟槽11。例如，可在衬底1表面形成光刻胶，并可采用掩膜板对光刻胶进行曝光，以形成显影区，该显影区的图案可与栅沟槽11所需图案相同。可通过干法蚀刻工艺对显影区进行非等向蚀刻，以形成栅沟槽11。
在一实施方式中，栅沟槽11的侧壁可沿垂直于衬底1的方向延伸，栅沟槽11的底部可呈弧形，其弧心可位于栅沟槽11内，栅沟槽11的侧壁可与弧形的两端相连接。栅沟槽11的深度可为100nm～300nm，举例而言，其可为100nm、150nm、200nm、250nm或300nm，其宽度可为10nm～50nm，例如，其可以是10nm、20nm、30nm、40nm或50nm。当然，也可以是其他尺寸的栅沟槽11，在此不做特殊限定。需要说明的是，上述栅沟槽11的宽度可为栅沟槽11的侧壁之间的横向尺寸。
如图5所示，在步骤S120中，在所述栅沟槽的内壁依次形成栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度。
可在栅沟槽11的侧壁及底面形成随型贴附的栅氧化层2和界面层3，栅氧化层2可位于界面层3与栅沟槽11的内壁之间，同时，可在界面层3背离栅氧化层2的一侧形成导电层4，该导电层4可填充栅沟槽11。通过设置界面层3于栅氧化层2与导电层4之间，可调节器件的功函数。
界面层3远离栅沟槽11底部的一侧的厚度可大于其靠近栅沟槽11底部的一侧的厚度，且位于栅沟槽11的不同深度处的导电层4与界面层3之间均紧密贴合。由于位于靠近栅沟槽11底部的一侧的导电层4周围的界面层3的厚度较小，可有助于减小电阻；又由于位于远离栅沟槽11底部的一侧的导电层4周围的界面层3厚度较大，在后续回蚀刻过程中，湿法蚀刻的面积较大，有助于湿法蚀刻工艺的展开，且在回蚀刻后形成的开口较大，使得后续在该开口中填充的介质的厚度较大，从而增大栅漏重叠区域与漏极区之间的物理距离，进而降低栅诱导漏极泄漏电流。
在本公开的一种实施方式中，步骤S120可以包括步骤S1201-步骤S1204，如图8所示，其中：
步骤S1201，在所述栅沟槽的内壁依次形成随型贴附的栅氧化层、第一界面层以及填满所述栅沟槽的第一导电材料。
如图9所示，可采用化学气相沉积、物理气相沉积、热氧化、真空蒸镀、磁控溅射或原子层沉积等方式在栅沟槽11内形成栅氧化层2、第一界面层31及第一导电材料41，其中，栅氧化层2和第一界面层31可依次随形贴附于栅沟槽11的内壁，第一导电材料41可形成于第一界面层31背离栅氧化层2的一侧，且可填满栅氧化层2。
举例而言，可通过化学气相沉积、热氧化或原子层沉积等方式在栅沟槽11的内壁形成随型贴附的栅氧化层2，且为了工艺方便，在形成过程中，栅氧化层2可完全覆盖栅沟槽11的顶表面，随后可去除位于栅沟槽11的顶表面的栅氧化层2，当然，也可通过其他方式形成栅氧化层2，在此不做特殊限定。
栅氧化层2的材料可以包括氧化硅、氮化硅、氮氧化硅或其他高k电介质材料等，也可为前述材料的组合，其厚度可以是1nm～6nm，举例而言，其可以是1nm、2nm、3nm、4nm、5nm或6nm，当然，也可以是其他厚度，在此不再一一列举。
第一界面层31可随型贴附于栅氧化层2的表面，其材料可以是氮化钛，其厚度可以是0.5nm～2nm，例如，其可以是0.5nm、1nm、1.5nm或2nm。在一些实施例中，可以通过化学气相沉积、物理气相沉积或原子层沉积等工艺在栅氧化层2上形成第一界面层31，在此不对第一界面层31的成型工艺做特殊限定。
可在第一界面层31的表面沉积第一导电材料41，第一导电材料41可填满栅沟槽11。第一导电材料41可为金属钨，可采用真空蒸镀、磁控溅射或原子层沉积等工艺在第一界面层31的表面形成第一导电材料41。
步骤S1202，采用干法蚀刻工艺蚀刻所述第一导电材料，以露出部分位于所述栅沟槽侧壁的第一界面层。
如图10所示，可采用干法蚀刻工艺对第一导电材料41进行非等向蚀刻，以去除部分第一导电材料41，从而露出部分位于栅沟槽11侧壁上的第一界面层31。第一导电材料41的蚀刻深度可为5nm～70nm，举例而言，其可为5nm、10nm、30nm、50nm或70nm，当然，也可以是其他蚀刻深度，在此不再一一列举。
在对第一导电材料41进行蚀刻的过程中，可采用光谱散射仪(Optical CriticalDimension，OCD)监测第一导电材料41的蚀刻深度，进而可在蚀刻过程中精确的控制蚀刻深度。举例而言，在蚀刻过程中，可对第一导电材料41进行初步蚀刻，初步蚀刻完成后可采用光谱散射仪对蚀刻的深度进行测量，并判断该蚀刻深度是否符合工艺要求，在其不符合蚀刻深度要求时，可对第一导电材料41进行进一步蚀刻，并测量其蚀刻深度，直至检测到的深度符合深度要求时停止蚀刻。
步骤S1203，在位于所述栅沟槽侧壁的第一界面层的表面形成第二界面层，所述第一界面层和所述第二界面层共同构成所述界面层。
如图11所示，在对第一导电材料41进行蚀刻后，可在栅沟槽11侧壁中露出的第一界面层31的表面形成第二界面层32，该第二界面层32靠近栅沟槽11底部的一侧可与剩余的第一导电材料41的表面相接触，且第一界面层31和第二界面层32可共同构成界面层3，进而使得形成的界面层3中靠近栅沟槽11底部的一侧的界面层3的厚度小于其远离栅沟槽11底部的界面层3的厚度。由于界面层3中靠近栅沟槽11底部的一侧的界面层3的厚度较小，可降低电阻，减小功耗。
在本公开的一种实施方式中，在位于所述栅沟槽11侧壁的第一界面层31的表面形成第二界面层32，即：步骤S1203可包括步骤S210及步骤S220，如图12所示，其中：
步骤S210，在所述第一导电材料、所述第一界面层以及所述栅氧化层共同构成的结构的表面沉积界面材料。
如图13所示，可在第一导电材料41、第一界面层31以及栅氧化层2共同构成的结构的表面形成界面材料301，为了工艺方便，该界面材料301可以覆盖源极区和漏极区。界面材料301可与第一界面层31的材料相同，例如，其材料可为氮化钛。可通过化学气相沉积、物理气相沉积或原子层沉积等工艺沉积界面材料301，当然，也可通过其他方式形成界面材料301，在此不再一一列举。
步骤S220，采用干法蚀刻工艺去除位于所述栅沟槽的侧壁以外的区域的界面材料，以形成第二界面层。
可采用化学抛光及干法蚀刻等工艺去除位于栅沟槽11的侧壁以外的区域内的界面材料301，从而形成第二界面层32，即：去除位于栅沟槽11顶表面及第一导电材料41表面的界面材料301，只保留位于栅沟槽11侧壁的界面材料301，且剩余的界面材料301可与第一导电材料41的表面相接触。
第二界面层32的厚度可为2nm～10nm，举例而言，其可为2nm、4nm、6nm、8nm或10nm，当然，也可以是其他厚度，在此不再一一列举。需要说明的是，第一界面层31和第二界面层32重叠部分的厚度可大于4nm，从而可降低漏极区与导电层4之间的电场，进而可减小漏极漏电流，提高结构可靠性。
步骤S1204，在所述第一导电材料背离所述栅氧化层的表面沉积第二导电材料，所述第二界面层包覆于所述第二导电材料的外周。
在形成第二界面层32后，可在第一导电材料41背离栅氧化层2的表面沉积第二导电材料42，第二导电材料42可填充于栅沟槽11内，并可与第二界面层32接触连接，此时，第二界面层32可包覆于第二导电材料42的外周，又由于第一界面层31位于第二界面层32远离第二导电材料42的一侧，第一界面层31与第二界面层32共同构成界面层，进而使得位于第二导电材料42***的界面层3的厚度增大，进而可增加第二导电材料42与源漏极之间的物理尺寸，降低漏极区与第二导电材料42之间的电场，进而可减小漏极漏电流，提高结构可靠性。
第二导电材料42可与第一导电材料41的材料相同，举例而言，其可为金属钨，当然，也可为其他导电材料，在此不做特殊限定。
在本公开的一种实施方式中，在所述第一导电材料41背离所述栅氧化层2的表面沉积第二导电材料42，所述第二界面层32包覆于所述第二导电材料42的外周(即：步骤S1204)可以包括步骤S230及步骤S240，其中：
步骤S230，在所述第一导电材料背离所述栅氧化层的一侧沉积第二导电材料，所述第二导电材料覆盖所述第二界面层。
如图14所示，可采用真空蒸镀、磁控溅射、化学气相沉积或原子层沉积等方式在第一导电材料41背离栅氧化层2的一侧沉积第二导电材料42，为保证第二导电材料42与第二界面层32充分接触，在填充过程中，可使第二导电材料42填满栅沟槽11并溢出。
步骤S240，采用干法蚀刻工艺去除溢出于所述栅沟槽以外的第二导电材料，所述第一导电材料和所述第二导电材料共同构成所述导电层。
如图15所示，可采用干法蚀刻工艺去除溢出于栅沟槽11以外的第二导电材料42，也可采用化学抛光工艺去除溢出于栅沟槽11以外的第二导电材料42，在此不做特殊限定。在去除除溢出于栅沟槽11以外的第二导电材料42的过程中，可使第二导电材料42的顶表面低于栅沟槽11的开口，以避免第二导电材料42与栅沟槽11上的其他部件连通而短路。
需要说明的是，第一导电材料41和第二导电材料42可共同构成导电层4，在工艺条件允许的情况下可将第一导电材料41和第二导电材料42一体成型。
如图5所示，在步骤S130中，采用湿法蚀刻工艺对所述界面层背离所述栅沟槽底部的一侧进行回蚀刻，以使所述界面层的顶部高度低于所述导电层的顶部高度。
可采用湿法蚀刻工艺对包覆于导电层4外周的界面层3进行回蚀刻，以使界面层3的顶部高度低于导电层4的顶部高度，以使栅漏重叠区域的距离增加，从而减小栅诱导漏极泄漏电流。在此过程中，可通过等向蚀刻彻底清除栅沟槽11槽壁中需要去除的界面层3，避免残留，进而降低栅诱导漏极泄漏电流，同时，避免采用额外的清洗工艺清洗残留物，可降低制造成本。
在一实施方式中，界面层3相对于衬底1表面的回蚀刻的深度可为5nm～50nm，举例而言，其可为5nm、10nm、20nm、30nm、40nm或50nm，其相对于导电层4顶部表面的回蚀刻的深度可为1nm～30nm，举例而言，其可为1nm、5nm、10nm、15nm、20nm、25nm或30nm.当然，也可以是其他回蚀刻深度，在此不再一一列举。在回蚀刻过程中，可采用光谱散射仪(OCD)监测界面层3的蚀刻深度，以便准确的控制界面层3的回蚀刻深度，可提高相邻半导体结构中界面层3的回蚀刻均匀性。举例而言，在蚀刻过程中，可对界面层3进行初步蚀刻，初步蚀刻完成后可采用光谱散射仪对蚀刻的深度进行测量，并判断该蚀刻深度是否符合工艺要求，在其不符合蚀刻深度要求时，可对界面层3进行进一步蚀刻，并测量其蚀刻深度，直至检测到的深度符合深度要求时停止蚀刻。
在一实施方式中，可采用选择性湿法蚀刻工艺蚀刻界面层3，例如，可采用蚀刻溶液对界面层3进行选择性蚀刻，以避免损伤其他膜层。具体而言，可采用腐蚀溶液对界面层3进行选择性蚀刻，该腐蚀溶液可为双氧水和硫酸的混合物，其混合比的范围可为1:5～1:20，其中，双氧水占比为1，硫酸占比为5～20。
举例而言，在对界面层3进行回蚀刻过程中，界面层3与导电层4的选择蚀刻比可为5～40，举例而言，其可为5、10、20、30或40，当然，也可以是其他选择蚀刻比，在此不再一一列举。例如，当界面层3与导电层4的选择蚀刻比可为40时，每蚀刻掉40nm的界面层3，可同时蚀刻掉1nm的导电层4。
本公开实施例还提供一种半导体结构，该半导体结构可包括衬底1、栅氧化层2、界面层3以及导电层4，其中：
衬底1可包括间隔设置的源极区和漏极区，以及位于源极区及漏极区之间的栅沟槽11；
栅氧化层2及界面层3依次形成于栅沟槽11的内壁，导电层4填充于栅沟槽11，导电层4靠近栅沟槽11底部的一侧的宽度大于其远离栅沟槽11底部的一侧的宽度，界面层3远离栅沟槽11底部的一侧的厚度大于其靠近栅沟槽11底部的一侧的厚度，且界面层3的顶部高度低于导电层4的顶部高度。
上述半导体结构中各部分的具体细节、形成工艺以及有益效果已经在对应的半导体结构的形成方法中进行了详细描述，因此，此处不再赘述。例如，本公开的半导体结构可为埋入式字线结构，该字线结构可作为晶体管的栅极，可控制晶体管打开或关闭。
本公开实施例还提供一种存储器件，该存储器件可包括上述任一实施方式中的半导体结构，该半导体结构的具体细节及有益效果已经在相应的半导体结构的实施例中进行了详细说明，因此，此处不再赘述。
该存储器件可以是DRAM(Dynamic Random Access Memory，动态随机存取存储器)，当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括间隔设置的源极区和漏极区，以及位于所述源极区及所述漏极区之间的栅沟槽；
在所述栅沟槽的内壁依次形成栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度；
采用湿法蚀刻工艺对所述界面层背离所述栅沟槽底部的一侧进行回蚀刻，以使所述界面层的顶部高度低于所述导电层的顶部高度。
2.根据权利要求1所述的形成方法，其特征在于，在所述栅沟槽的内壁依次形成栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度，包括：
在所述栅沟槽的内壁依次形成随型贴附的栅氧化层、第一界面层以及填满所述栅沟槽的第一导电材料；
采用干法蚀刻工艺蚀刻所述第一导电材料，以露出部分位于所述栅沟槽侧壁的第一界面层；
在位于所述栅沟槽侧壁的第一界面层的表面形成第二界面层，所述第一界面层和所述第二界面层共同构成所述界面层；
在所述第一导电材料背离所述栅氧化层的表面沉积第二导电材料，所述第二界面层包覆于所述第二导电材料的外周。
3.根据权利要求1所述的形成方法，其特征在于，采用湿法蚀刻工艺对所述界面层背离所述栅沟槽底部的一侧进行回蚀刻，以使所述界面层的顶部高度低于所述导电层的顶部高度，包括：
采用选择性湿法蚀刻工艺蚀刻所述界面层，以使所述界面层的顶部高度低于所述导电层的顶部高度。
4.根据权利要求3所述的形成方法，其特征在于，所述界面层与所述导电层的选择蚀刻比为5～40。
5.根据权利要求2所述的形成方法，其特征在于，所述栅沟槽的深度为100nm～300nm，所述栅沟槽的宽度为10nm～50nm。
6.根据权利要求5所述的形成方法，其特征在于，所述第一导电材料的蚀刻深度为5nm～70nm，所述界面层的回蚀刻深度为5nm～50nm。
7.根据权利要求2所述的形成方法，其特征在于，在位于所述栅沟槽侧壁的第一界面层的表面形成第二界面层，包括：
在所述第一导电材料、所述第一界面层以及所述栅氧化层共同构成的结构的表面沉积界面材料；
采用干法蚀刻工艺去除位于所述栅沟槽的侧壁以外的区域的界面材料，以形成第二界面层。
8.根据权利要求2所述的形成方法，其特征在于，在所述第一导电材料背离所述栅氧化层的表面沉积第二导电材料，所述第二界面层包覆于所述第二导电材料的外周，包括：
在所述第一导电材料背离所述栅氧化层的一侧沉积第二导电材料，所述第二导电材料覆盖所述第二界面层；
采用干法蚀刻工艺去除溢出于所述栅沟槽以外的第二导电材料，所述第一导电材料和所述第二导电材料共同构成所述导电层。
9.根据权利要求2所述的形成方法，其特征在于，所述第一导电材料与所述第二导电材料的材料相同。
10.根据权利要求2所述的形成方法，其特征在于，所述第一界面层的厚度为0.5nm～2nm，所述第二界面层的厚度为2nm～10nm。
11.一种半导体结构，其特征在于，包括：
衬底，包括间隔设置的源极区和漏极区，以及位于所述源极区及所述漏极区之间的栅沟槽；
依次形成于所述栅沟槽的内壁的栅氧化层、界面层以及填充所述栅沟槽的导电层，所述界面层远离所述栅沟槽底部的一侧的厚度大于其靠近所述栅沟槽底部的一侧的厚度，且所述界面层的顶部高度低于所述导电层的顶部高度。
12.根据权利要求11所述的半导体结构，其特征在于，所述界面层包括第一界面层和第二界面层，所述第一界面层随型贴附于所述栅氧化层背离所述栅沟槽的内壁的一侧，所述第二界面层形成于位于所述栅沟槽侧壁的第一界面层的表面；所述导电层包括第一导电材料和第二导电材料，所述第一导电材料填充于所述栅沟槽，并与所述第一界面层接触连接，所述第二导电材料形成于所述第一导电材料背离所述栅氧化层的一侧，所述第二界面层包覆于所述第二导电材料的外周。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一导电材料与所述第二导电材料的材料相同。
14.根据权利要求11所述的半导体结构，其特征在于，所述栅沟槽的深度为100nm～300nm，所述栅沟槽的宽度为10nm～50nm。
15.根据权利要求12所述的半导体结构，其特征在于，所述第一界面层的厚度为0.5nm～2nm，所述第二界面层的厚度为2nm～10nm。
16.一种存储器件，其特征在于，包括权利要求11-15任一项所述的半导体结构。
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