CN114627830A - 选通驱动电路、显示装置和用于驱动显示装置的方法 - Google Patents

选通驱动电路、显示装置和用于驱动显示装置的方法 Download PDF

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Abstract

选通驱动电路、显示装置和用于驱动显示装置的方法。本公开实施方式涉及选通驱动电路、显示装置和驱动显示装置的方法。通过交替驱动选通电路的第一QB节点和第二QB节点，可以减少由第一QB节点和第二QB节点控制的晶体管的劣化。另外，通过感测由第一QB节点控制的晶体管和由第二QB节点控制的晶体管之间的劣化偏差并基于感测结果调整第一QB节点的驱动时段和第二QB节点的驱动时段，可以最大化或至少增加由第一QB节点控制的晶体管和由第二QB节点控制的晶体管的寿命，从而提高选通电路的可靠性。

Description

选通驱动电路、显示装置和用于驱动显示装置的方法
技术领域
本公开涉及一种选通驱动电路、显示装置和用于驱动显示装置的方法。
背景技术
信息社会的发展导致对用于显示图像的显示装置的需求以及诸如液晶显示装置、有机发光显示装置等各种类型的显示设备的使用增加。
一种显示装置可以包括其中设置有多条选通线、多条数据线和多个子像素的显示面板、以及用于驱动显示面板的多个驱动电路。例如，显示装置可以包括驱动多条选通线的选通驱动电路、驱动多条数据线的数据驱动电路以及控制选通驱动电路和数据驱动电路的控制器。
选通驱动电路可以在预定定时向选通线提供扫描信号，并且可以控制连接到选通线的子像素的驱动定时。
选通驱动电路可以包括多个用于输出扫描信号的电路元件。随着选通驱动电路的驱动时间增加，包括在选通驱动电路中的电路元件可能出现劣化。
由于包括在选通驱动电路中的电路元件的劣化，扫描信号可能无法正常输出。另外，如果出现扫描信号的输出异常，则显示面板显示的图像可能会出现异常。
因此，需要一种能够提高选通驱动电路的稳定性并提高选通驱动电路的寿命和可靠性的方法。
发明内容
本公开的实施方式可以提供一种能够减少或延迟包括在选通驱动电路中的电路元件的劣化并且提高选通驱动电路的寿命和可靠性的方法。
本公开的实施方式可以提供一种能够通过根据优化的驱动方法驱动包括在选通驱动电路中的电路元件来使选通驱动电路的寿命最大化的方式。
在一个方面，本公开的实施方式可以提供一种显示装置，该显示装置包括：多个子像素，该多个子像素设置在显示面板上；多条选通线，该多条选通线电连接到多个子像素的一部分；以及多个选通电路，该多个选通电路用于驱动多条选通线。
多个选通电路中的每一个可以包括由Q节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管。
第一QB节点可以电连接到第一选通控制电压的输入端，并且第二QB节点可以电连接到第二选通控制电压的输入端，
在第一驱动时段中，第一选通控制电压为驱动电平的时段的长度可以等于第二选通控制电压为驱动电平的时段的长度。
在第二驱动时段中，第一选通控制电压为驱动电平的时段的长度可以与第二选通控制电压为驱动电平的时段的长度不同。
在第一驱动时段中，在第一选通控制电压为驱动电平的时段期间流过被提供有第一选通控制电压的线的电流量可以大于在第二选通控制电压为驱动电平的时段期间流过被提供有第二选通控制电压的线的电流量，并且，在第二驱动时段中，第一选通控制电压为驱动电平的时段的长度可以小于第二选通控制电压为驱动电平的时段的长度。
另选地，在第一驱动时段中，在第一选通控制电压为驱动电平的时段期间流过被提供有第一选通控制电压的线的电流量可以小于在第二选通控制电压为驱动电平的时段期间流过被提供有第二选通控制电压的线的电流量，并且，在第二驱动时段中，第一选通控制电压为驱动电平的时段的长度可以大于第二选通控制电压为驱动电平的时段的长度。
在另一方面，本公开的实施方式可以提供一种显示装置的驱动方法，该驱动方法包括：在第一驱动时段的一部分期间向选通驱动电路提供为驱动电平的第一选通控制电压，并且在第一驱动时段的剩余时段期间，向选通驱动电路提供为驱动电平的第二选通控制电压的步骤；在第一驱动时段中测量在第一选通控制电压处于驱动电平的时段期间流过被提供有第一选通控制电压的线的第一电流量的步骤；在第一驱动时段中测量在第二选通控制电压处于驱动电平的时段期间流过被提供有第二选通控制电压的线的第二电流量的步骤；以及在第一驱动时段之后的第二驱动时段中，基于第一电流量与第二电流量的比较结果来调整提供给选通驱动电路的第一选通控制电压处于驱动电平的时段的长度和第二选通控制电压处于驱动电平的时段的长度的步骤。
用于驱动显示装置的方法还可以包括：在第二驱动时段中测量在第一选通控制电压处于驱动电平的时段期间流过被提供有第一选通控制电压的线的第三电流量的步骤；以及在第二驱动时段中测量第二选通控制电压处于驱动电平的时段期间流过被提供有第二选通控制电压的线的第四电流量的步骤。
第三电流量和第四电流量之间的差值小于或等于第一电流量和第二电流量之间的差值。
另一方面，本公开的实施方式可以提供一种选通驱动电路，该选通驱动电路包括第一选通电路，该第一选通电路包括由Q1节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管。
该选通驱动电路还可以包括第二选通电路，该第二选通电路包括由Q2节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管。
第一QB节点可以由第一选通控制电压控制，并且第二QB节点可以由第二选通控制电压控制。
第一选通控制电压处于驱动电平的时段和第二选通控制电压处于驱动电平的时段可以交替。
根据本公开的实施方式，通过在选通电路中设置由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管并且交替驱动第一QB节点和第二QB节点，可以减小施加到第一下拉晶体管和第二下拉晶体管的应力。
根据本公开的实施方式，通过监测第一下拉晶体管和第二下拉晶体管的劣化并调整第一QB节点的驱动时段和第二QB节点的驱动时段，可以使第一下拉晶体管和第二下拉晶体管的寿命最大化，并且提高选通电路的可靠性。
附记1.一种显示装置，该显示装置包括：
多个子像素，所述多个子像素设置在显示面板上；
多条选通线，所述多条选通线电连接到所述多个子像素的一部分；以及
多个选通电路，所述多个选通电路用于驱动所述多条选通线，
其中，所述多个选通电路中的每一个包括由Q节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管，
其中，所述第一QB节点电连接到第一选通控制电压的输入端，并且所述第二QB节点电连接到第二选通控制电压的输入端，
其中，在第一驱动时段中，所述第一选通控制电压为驱动电平的时段的长度等于所述第二选通控制电压为所述驱动电平的时段的长度，并且在第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度与所述第二选通控制电压为所述驱动电平的时段的长度不同。
附记2.根据附记1所述的显示装置，其中，在所述第一驱动时段中，在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量大于在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量，并且，在所述第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度小于所述第二选通控制电压为所述驱动电平的时段的长度。
附记3.根据附记1所述的显示装置，其中，在所述第一驱动时段中，在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量小于在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量，并且，在所述第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度大于所述第二选通控制电压为所述驱动电平的时段的长度。
附记4.根据附记1所述的显示装置，其中，在所述第二驱动时段中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值小于或等于在所述第一驱动时段中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值。
附记5.根据附记1所述的显示装置，其中，在所述第二驱动时段之后的第三驱动时段中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值小于或等于在所述第一驱动时段和所述第二驱动时段中的至少一个中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值。
附记6.根据附记5所述的显示装置，其中，在所述第三驱动时段中、所述第一选通控制电压为所述驱动电平的时段的长度和所述第二选通控制电压为所述驱动电平的时段的长度之间的差值小于或等于在所述第二驱动时段中、所述第一选通控制电压为所述驱动电平的时段的长度和所述第二选通控制电压为所述驱动电平的时段的长度之间的差值。
附记7.根据附记5所述的显示装置，其中，在所述第三驱动时段中所述第二选通控制电压为所述驱动电平的时段的长度与在所述第二驱动时段中所述第二选通控制电压为所述驱动电平的时段的长度不同。
附记8.根据附记1所述的显示装置，其中，在所述第二驱动时段中，所述第一选通控制电压和所述第二选通控制电压中的一个保持所述驱动电平，并且所述第一选通控制电压和所述第二选通控制电压中的另一个保持非驱动电平。
附记9.根据附记1所述的显示装置，其中，被提供有所述第一选通控制电压的线和被提供有所述第二选通控制电压的线电连接到向所述多个子像素提供数据电压的数据驱动电路。
附记10.根据附记1所述的显示装置，其中，在所述第一选通控制电压为所述驱动电平的时段期间，所述第二选通控制电压处于非驱动电平，并且在所述第一选通控制电压处于所述非驱动电平的时段期间，所述第二选通控制电压处于所述驱动电平。
附记11.根据附记1所述的显示装置，其中，所述第一QB节点在所述第一选通控制电压为所述驱动电平的时段期间处于截止电平并且在剩余时段处于导通电平，并且所述第二QB节点在所述第一选通控制电压为所述驱动电平的时段期间处于截止电平。
附记12.根据附记11所述的显示装置，其中，在所述第一选通控制电压为所述驱动电平的时段期间，所述第一QB节点处于所述导通电平的时段的长度大于所述第一QB节点处于所述截止电平的时段的长度。
附记13.根据附记1所述的显示装置，其中，所述第二下拉晶体管电连接在所述第一下拉晶体管的源极节点与漏极节点之间。
附记14.根据附记1所述的显示装置，其中，所述Q节点分别位于所述多个选通电路中的每一个中，并且所述第一QB节点和所述第二QB节点由所述多个选通电路当中两个相邻的选通电路共享。
附记15.根据附记1所述的显示装置，其中，在所述第一驱动时段中，所述第一选通控制电压为所述驱动电平的时段的总和等于所述第二选通控制电压为所述驱动电平的时段的总和。
附记16.根据附记1所述的显示装置，其中，所述第一选通控制电压为所述驱动电平的时段与所述第二选通控制电压为所述驱动电平的时段交替，减少由所述第一QB节点和所述第二QB节点引起的应力。
附记17.一种用于驱动显示装置的方法，该方法包括以下步骤：
在第一驱动时段的一部分期间向选通驱动电路提供为驱动电平的第一选通控制电压，并且在所述第一驱动时段的剩余时段期间向所述选通驱动电路提供为驱动电平的第二选通控制电压；
在所述第一驱动时段中测量在所述第一选通控制电压处于所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的第一电流量；
在所述第一驱动时段中测量在所述第二选通控制电压处于所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的第二电流量；以及
在所述第一驱动时段之后的第二驱动时段中，基于所述第一电流量与所述第二电流量的比较结果来调整提供给所述选通驱动电路的所述第一选通控制电压处于驱动电平的时段的长度和所述第二选通控制电压处于驱动电平的时段的长度。
附记18.根据附记17所述的方法，该方法还包括以下步骤：
在所述第二驱动时段中测量在所述第一选通控制电压处于所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的第三电流量；以及
在所述第二驱动时段中测量在所述第二选通控制电压处于所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的第四电流量，
其中，所述第三电流量和所述第四电流量之间的差值小于或等于所述第一电流量和所述第二电流量之间的差值。
附记19.根据附记17所述的方法，其中，调整的步骤包括以下步骤：如果所述第一电流量与所述第二电流量之间的差值大于或等于预设值，则在所述第二驱动时段中调整提供给所述选通驱动电路的所述第一选通控制电压处于所述驱动电平的时段的长度和所述第二选通控制电压处于所述驱动电平的时段的长度。
附记20.根据附记19所述的方法，其中，调整的步骤包括以下步骤：如果所述第一电流量大于所述第二电流量，则在所述第二驱动时段中减少提供给所述选通驱动电路的所述第一选通控制电压处于所述驱动电平的时段的长度并且在所述第二驱动时段中增加所述第二选通控制电压处于所述驱动电平的时段的长度；并且如果所述第一电流量小于所述第二电流量，则在所述第二驱动时段中增加提供给所述选通驱动电路的所述第一选通控制电压处于所述驱动电平的时段的长度并且在所述第二驱动时段中减少所述第二选通控制电压处于所述驱动电平的时段的长度。
附记21.一种选通驱动电路，该选通驱动电路包括：
第一选通电路，所述第一选通电路包括由Q1节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管；以及
第二选通电路，所述第二选通电路包括由Q2节点控制的上拉晶体管、由所述第一QB节点控制的第一下拉晶体管和由所述第二QB节点控制的第二下拉晶体管，
其中，所述第一QB节点由第一选通控制电压控制，并且所述第二QB节点由第二选通控制电压控制，并且
其中，所述第一选通控制电压处于驱动电平的时段和所述第二选通控制电压处于驱动电平的时段交替。
附记22.根据附记21所述的选通驱动电路，其中，在第一驱动时段中，所述第一选通控制电压为驱动电平的时段的长度等于所述第二选通控制电压为所述驱动电平的时段的长度，并且在第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度与所述第二选通控制电压为所述驱动电平的时段的长度不同。
附记23.根据附记21所述的选通驱动电路，其中，在所述Q1节点和所述Q2节点二者都处于截止电平的时段期间，所述第一QB节点的电平和所述第二QB节点的电平不同。
附图说明
图1示意性地示出了根据本公开的实施方式的显示装置的配置。
图2示出了根据本公开的实施方式的包括在显示装置中的子像素的电路结构的示例。
图3A和图3B示出了根据本公开的实施方式的包括在选通驱动电路中的选通电路的结构的示例。
图4A和图4B示出了图3B所示的选通电路的具体结构和驱动定时。
图5示出了图3B所示的选通电路的驱动方法的一个示例。
图6A和图6B示出了感测包括在图3B所示的选通电路中的器件的劣化的方法的示例。
图7示出了图3B所示的选通电路的驱动方法的另一示例。
图8A和图8B示出了图3B所示的选通电路的驱动方法的另一示例。
图9A和图9B示出了用于感测包括在图3B所示的选通电路中的器件的劣化的配置的布置结构的示例。
图10示出了根据本公开的实施方式的驱动显示装置的方法的过程的示例。
具体实施方式
在以下对本公开的示例或实施方式的描述中，将参照附图，其中通过例示能够实现的具体示例或实施方式示出，并且其中即使在彼此不同的附图中示出，相同的附图标记和符号可以用于表示相同或相似的组件。此外，在本公开的示例或实施方式的以下描述中，当确定描述可能使本公开的一些实施方式中的主题变得不清楚时，将省略对并入本文中的公知功能和组件的详细描述。除非与术语“仅”一起使用，否则本文中使用的诸如“包括”、“具有”、“包含”、“构成”、“组成”和“由…形成”等术语通常旨在允许添加其它组件。如本文所用，除非上下文另有明确指示，否则单数形式旨在包括复数形式。
诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”之类的术语可以在本文中用于描述本公开的元件。这些术语中的每一个都不用于定义元件的本质、顺序、次序或数量等，而仅用于将对应元件与其它元件区分开来。
当提到第一元件与第二元件“连接或联接”、“接触或交叠”等时，应当解释为，不仅第一元件可以与第二元件“直接连接或联接”或“直接接触或交叠”，而且第三元件也可以“插置”在第一元件和第二元件之间，或者第一元件和第二元件可以经由第四元件彼此“连接或联接”、“接触或交叠”等。这里，第二元件可以包括在彼此“连接或联接”、“接触或交叠”等的两个或更多个元件中的至少一个中。
当使用诸如“之后”、“随后”、“下一步”、“之前”等时间相关术语来描述元件或配置的过程或操作，或操作、处理、制造方法中的流程或步骤时，除非术语“直接”或“紧接着”一起使用，否则这些术语可以用于描述非连续或非顺序的过程或操作。
另外，当提及任何尺寸、相对尺寸等时，即使在未指定相关描述的情况下，也应当考虑元件或特征的数值或对应的信息(例如，等级、范围等)包括可能由各种因素(例如，工艺因素、内部或外部影响、噪声等)引起的公差或误差范围。此外，术语“可以”一词完全包括术语“能够”的所有含义。
图1示意性地示出了根据本公开的实施方式的包括在显示装置100中的配置。
参照图1，显示装置100可以包括显示面板110、用于驱动显示面板110的选通驱动电路120、数据驱动电路130、控制器140等。
显示面板110可以包括其中设置有多个子像素SP的显示区域AA和位于显示区域AA外部的非显示区域NA。
多条选通线GL和多条数据线DL可以设置在显示面板110上。子像素SP可以被放置在选通线GL和数据线DL交叉的区域中。
选通驱动电路120由控制器140控制。选通驱动电路120可以将扫描信号依次输出到布置在显示面板110上的多条选通线GL，从而控制多个子像素SP的驱动定时。
选通驱动电路120可以包括一个或更多个选通驱动器集成电路GDIC。根据驱动方法，选通驱动电路120可以仅位于显示面板110的一侧，或者可以位于其两侧。
每个选通驱动器集成电路GDIC可以通过带式自动接合(TAB)方法或玻璃上芯片(COG)方法连接到显示面板110的接合焊盘。另选地，每个选通驱动器集成电路GDIC可以实现为板内栅极(GIP)类型并直接设置在显示面板110上。另选地，在一些情况下，每个选通驱动器集成电路GDIC可以被集成并设置在显示面板110上。另选地，每个选通驱动器集成电路GDIC可以以安装在连接到显示面板110的膜上的膜上芯片(COF)方法来实现。
数据驱动电路130可以从控制器140接收数据信号，并且将数据信号转换为模拟数据电压Vdata。数据驱动电路130根据通过选通线GL施加扫描信号的定时，将数据电压Vdata输出到每条数据线DL，以使得多个子像素SP中的每一个根据数据信号发出具有亮度的光。
数据驱动电路130可以包括一个或更多个源极驱动器集成电路SDIC。
每个源极驱动器集成电路SDIC可以包括移位寄存器、锁存电路、数模转换器、输出缓冲器等。
每个源极驱动器集成电路SDIC可以通过带式自动接合(TAB)方法或玻璃上芯片(COG)方法连接到显示面板110的接合焊盘。另选地，每个源极驱动器集成电路SDIC可以直接设置在显示面板110上。另选地，在一些情况下，每个源极驱动器集成电路SDIC可以被集成并设置在显示面板110上。另选地，每个源极驱动器集成电路SDIC可以以膜上芯片(COF)方式实现。在这种情况下，每个源极驱动器集成电路SDIC可以安装在连接到显示面板110的膜上，并且可以通过膜上的线电连接到显示面板110。
控制器140可以向选通驱动电路120和数据驱动电路130提供各种控制信号，并控制选通驱动电路120和数据驱动电路130的操作。
控制器140可以安装在印刷电路板或柔性印刷电路板上。控制器140可以通过印刷电路板或柔性印刷电路板电连接到选通驱动电路120和数据驱动电路130。
控制器140可以控制选通驱动电路120根据在每个帧中实现的定时来输出扫描信号。控制器140可以转换外部接收的图像数据以匹配数据驱动电路130使用的信号格式，并且将经转换的数据信号输出到数据驱动电路130。
控制器140可以从外部(例如，主机***)接收包括垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE、时钟信号CLK的各种定时信号。
控制器140可以通过使用从外部接收的各种定时信号来生成各种控制信号，并且可以将控制信号输出到选通驱动电路120和数据驱动电路130。
例如，为了控制选通驱动电路120，控制器140可以输出包括选通起始脉冲GSP、选通移位时钟GSC和选通输出使能信号GOE的各种选通控制信号GCS。
选通起始脉冲(gate start pulse)GSP控制构成选通驱动电路120的一个或更多个选通驱动器集成电路GDIC的操作起始定时。作为通常输入到一个或更多个选通驱动器集成电路GDIC的时钟信号的选通移位时钟GSC控制扫描信号的移位定时。选通输出使能信号GOE指定一个或更多个选通驱动器集成电路GDIC上的定时信息。
另外，为了控制数据驱动电路130，控制器140可以输出包括源极起始脉冲SSP、源极采样时钟SSC、源极输出使能信号SOE等的各种数据控制信号DCS。
源极起始脉冲SSP控制构成数据驱动电路130的一个或更多个源极驱动集成电路SDIC的数据采样起始定时。源极采样时钟SSC是用于控制各个源驱动器集成电路SDIC中的采样数据的定时的时钟信号。源极输出使能信号SOE控制数据驱动电路130的输出定时。
显示装置100还可以包括用于向显示面板110、选通驱动电路120、数据驱动电路130等提供各种电压或电流，或者控制向其提供各种电压或电流的电源管理集成电路(未示出)。
每个子像素SP可以是由选通线GL和数据线DL的交叉点限定的区域，其中可以设置包括发光器件的至少一个电路元件。
例如，在显示装置100是液晶显示装置的情况下，显示面板110可以包括液晶层。另外，可以根据多个子像素SP中的每一个形成的电场来调整液晶的布置，可以调整子像素SP的亮度，并且可以显示图像。
作为另一示例，在显示装置100是有机发光显示装置的情况下，有机发光二极管OLED和各种电路元件可以被设置在多个子像素SP中。显示装置100通过驱动多个电路元件来控制提供给设置在子像素SP中的有机发光二极管OLED的电流，使得可以控制每个子像素SP以显示与图像数据相对应的亮度。
另选地，在一些情况下，可以在子像素SP中设置发光二极管(LED)或微型发光二极管(μLED)。
图2示出了根据本公开的实施方式的包括在显示装置100中的子像素SP的电路结构的示例。
图2示出了在显示装置100是有机发光显示装置的情况下，子像素SP的电路结构的示例，但本公开的实施方式可以应用于其它类型的显示装置。
参照图2，发光器件ED和用于驱动发光器件ED的驱动晶体管DRT可以被设置在子像素SP中。另外，除了发光器件ED和驱动晶体管DRT之外的至少一个电路元件还可以设置在子像素SP中。
例如，如图2所示，开关晶体管SWT、感测晶体管SWT和储存电容器Cstg还可以被设置在子像素SP中。
因此，图2的示例示出了3T-1C结构作为示例，其中除了子像素SP中的发光器件ED之外，还设置了三个薄膜晶体管和一个电容器，但是本公开的实施方式不限于此。此外，图2示出了薄膜晶体管都是N型的示例，但在一些情况下，设置在子像素SP中的薄膜晶体管可以是P型。
开关晶体管SWT可以电连接在数据线DL和第一节点N1之间。
数据电压Vdata可以通过数据线DL提供给子像素SP。第一节点N1可以是驱动晶体管DRT的栅极节点。
开关晶体管SWT可以由提供给选通线GL的扫描信号控制。开关晶体管SWT可以控制将通过数据线DL提供的数据电压Vdata施加到驱动晶体管DRT的栅极节点。
驱动晶体管DRT可以电连接在驱动电压线DVL和发光器件ED之间。
发光高电位驱动电压EVDD可以通过驱动电压线DVL提供给第三节点N3。第三节点N3可以是驱动晶体管DRT的漏极节点或源极节点。
驱动晶体管DRT可以由施加到第一节点N1的电压控制。另外，驱动晶体管DRT可以控制提供给发光器件ED的驱动电流。
感测晶体管SENT可以电连接在参考电压线RVL和第二节点N2之间。
参考电压Vref可以通过参考电压线RVL提供给第二节点N2。第二节点N2可以是驱动晶体管DRT的源极节点或漏极节点。
感测晶体管SENT可以由提供选通线GL的扫描信号控制。控制感测晶体管SENT的选通线GL可以与控制开关晶体管SWT的选通线GL相同或不同。
感测晶体管SENT可以控制将参考电压Vref施加到第二节点N2。此外，在一些情况下，感测晶体管SENT可以通过参考电压线RVL控制感测第二节点N2的电压。
储存电容器Cstg可以电连接在第一节点N1和第二节点N2之间。储存电容器Cstg可以将施加到第一节点N1的数据电压Vdata保持一帧。
发光器件ED可以电连接在第二节点N2和被提供有发光低电位驱动电压EVSS的线之间。
如果导通电平的扫描信号被施加到选通线GL，则开关晶体管SWT和感测晶体管SENT可以导通。数据电压Vdata可以被施加到第一节点N1，并且参考电压Vref可以被施加到第二节点N2。
可以根据第一节点N1的电压和第二节点N2的电压之间的差值来确定由驱动晶体管DRT提供的驱动电流。
发光器件ED可以根据通过驱动晶体管DRT提供的驱动电流呈现亮度。
如上所述，设置在显示面板110上的子像素SP的驱动定时根据通过选通线GL提供的扫描信号来控制，从而根据数据电压Vdata表示亮度并显示图像。
选通驱动电路120可以向多条选通线GL输出扫描信号，并且可以包括用于控制多条选通线GL中的每一条的多个选通电路。
图3A和图3B示出了根据本公开的实施方式的包括在选通驱动电路120中的选通电路的结构的示例。
参照图3A，选通电路可以包括由Q节点控制的上拉晶体管Tup和由QB节点控制的下拉晶体管Tdn。上拉晶体管Tup可以控制导通电平的扫描信号的输出，并且下拉晶体管Tdn可以控制截止电平的扫描信号的输出。
选通电路可以包括用于控制Q节点的电压电平和QB节点的电压电平的至少一个电容器和多个晶体管。
选通电路可以接收各种信号和电压，并且可以根据由Q节点和QB节点对上拉晶体管Tup和下拉晶体管Tdn的驱动来输出扫描信号。
例如，选通电路可以接收选通起始信号GVST和用于控制驱动定时的至少一个选通时钟信号GCLK。选通起始信号GVST可以是从另一选通电路输出的进位信号(carrysignal)。
选通电路可以接收一个或更多个驱动电压，并且可以接收选通驱动电压GVDD和选通基极电压GVSS。例如，选通驱动电压GVDD可以是高电位驱动电压，并且选通基极电压GVSS可以是低电位驱动电压。
选通电路可以根据输入的各种信号和电压来控制Q节点和QB节点，并且在预定定时输出选通信号。
例如，在包括在选通电路中的Q节点处于导通电平时段期间，上拉晶体管Tup可以导通，并且可以输出导通电平的选通信号。
此外，在Q节点处于截止电平时段期间，QB节点可以变为导通电平。在QB节点处于导通电平时段中，下拉晶体管Tdn导通，并且输出截止电平的选通信号。
在栅极选通电路的驱动期间，QB节点处于导通电平的时段可比于Q节点处于导通电平的时段长。因此，施加到由QB节点控制的下拉晶体管Tdn的应力可能很大。
为了减少下拉晶体管Tdn由于应力而劣化，选通电路可以包括两个或更多个下拉晶体管Tdn。选通电路可以使用两个或更多个下拉晶体管Tdn来控制截止电平选通信号的输出。
参照图3B，选通驱动电路120可以包括例如多个第一选通电路GC_odd和多个第二选通电路GC_even。图3B示出了一个第一选通电路GC_odd和一个第二选通电路GC_even的示意性结构的示例。第一选通电路GC_odd和第二选通电路GC_even中的每一个可以是驱动单独的选通线GL的选通电路。为了解释选通电路结构的特点，图3B示出了多个选通电路，并且由图3A所示的选通电路组成的选通驱动电路120和由图3B所示的选通电路组成的选通驱动电路120可以包括相同数量的选通电路。
第一选通电路GC_odd可以包括由Q1节点控制的上拉晶体管Tup。第一选通电路GC_odd可以包括由第一QB节点QB_odd控制的第一下拉晶体管Tdn1。第一选通电路GC_odd可以包括由第二QB节点QB_even控制的第二下拉晶体管Tdn2。
第一选通电路GC_odd可以接收第一选通起始信号GVST1、第一选通时钟信号GCLK1、选通驱动电压GVDD和选通基极电压GVSS。
第一选通电路GC_odd可以接收第一选通控制电压GVDD_odd。第一选通控制电压GVDD_odd可以是控制第一QB节点QB_odd的驱动的电压。
第二选通电路GC_even可以包括由Q2节点控制的上拉晶体管Tup。第二选通电路GC_even可以包括由第一QB节点QB_odd控制的第一下拉晶体管Tdn1。第二选通电路GC_even可以包括由第二QB节点QB_even控制的第二下拉晶体管Tdn2。
第二选通电路GC_even可以接收第二选通起始信号GVST2、第二选通时钟信号GCLK2、选通驱动电压GVDD和选通基极电压GVSS。
第二选通电路GC_even可以接收第二选通控制电压GVDD_even。第二选通控制电压GVDD_even可以是控制第二QB节点QB_even的驱动的电压。
第一选通电路GC_odd和第二选通电路GC_even中的每一个都利用第一下拉晶体管Tdn1和第二下拉晶体管Tdn2来控制截止电平的选通信号的输出。
第一选通电路GC_odd和第二选通电路GC_even可以共享控制第一下拉晶体管Tdn1的第一QB节点QB_odd。
第一选通电路GC_odd和第二选通电路GC_even可以共享控制第二下拉晶体管Tdn2的第二QB节点QB_even。
在输入到第一选通电路GC_odd的第一选通控制电压GVDD_odd为驱动电平的时段期间，第一QB节点QB_odd可以处于导通电平。可以通过包括在第一选通电路GC_odd中的第一下拉晶体管Tdn1和包括在第二选通电路GC_even中的第一下拉晶体管Tdn1来控制截止电平的选通信号的输出。
在第一选通控制电压GVDD_odd为驱动电平的时段期间，第二选通控制电压GVDD_even可以处于非驱动电平。在第二选通控制电压GVDD_even为驱动电平的时段期间，第一选通控制电压GVDD_odd可以处于非驱动电平。
作为示例，驱动电平可以意指高电平，并且非驱动电平可以意指低电平，但不限于此。
在输入到第二选通电路GC_even的第二选通控制电压GVDD_even处于驱动电平的时段期间，第二QB节点QB_even可以处于导通电平。可以通过包括在第一选通电路GC_odd中的第二下拉晶体管Tdn2和包括在第二选通电路GC_even中的第二下拉晶体管Tdn2来控制截止电平的选通信号的输出。
可以通过驱动第一QB节点QB_odd或第二QB节点QB_even来控制截止电平的选通信号的输出来减少施加到第一下拉晶体管Tdn1和第二下拉晶体管Tdn2的应力。
图4A和图4B示出了图3B所示的选通电路的具体结构和驱动定时。
参照图4A，除了上拉晶体管Tup、第一下拉晶体管Tdn1和第二下拉晶体管Tdn2之外，第一选通电路GC_odd可以包括多个晶体管T1_1、T1_2、T1_3、T1_4、T1_5、T1_6、T1_7、T1_8、T1_9、T1_10和T1_11。另外，在一些情况下，第一选通电路GC_odd可以包括至少一个电容器。
第一晶体管T1_1可以由第一选通始信号GVST1控制。第一晶体管T1_1可以电连接在选通驱动电压GVDD的输入端和Q1节点之间。
第二晶体管T1_2可以由选通复位信号GRST控制。第二晶体管T1_2可以电连接在Q1节点和选通接地电压GVSS的输入端之间。
第三晶体管T1_3可以由从下一个选通电路输出的进位信号VNEXT控制。第三晶体管T1_3可以电连接在Q1节点和选通接地电压GVSS的输入端之间。
第四晶体管T1_4可以由第一QB节点QB_odd控制。第四晶体管T1_4可以电连接在Q1节点和选通接地电压GVSS的输入端之间。由于第四晶体管T1_4由第一QB节点QB_odd控制，因此在第一QB节点QB_odd被驱动的时段期间可能会受到压力。
第五晶体管T1_5可以由第二QB节点QB_even控制。第五晶体管T1_5可以电连接在Q1节点和选通接地电压GVSS的输入端之间。由于第五晶体管T1_5由第二QB节点QB_even控制，所以在第二QB节点QB_even被驱动的时段期间，可以对第五晶体管T1_5施加应力。
第六晶体管T1_6可以由第一选通控制电压GVDD_odd控制。第六晶体管T1_6可以电连接在第一选通控制电压GVDD_odd的输入端和第七晶体管T1_7的栅极节点之间。
第七晶体管T1_7可以电连接在第一选通控制电压GVDD_odd的输入端和第一QB节点QB_odd之间。
在第一选通控制电压GVDD_odd为驱动电平的时段期间，第六晶体管T1_6和第七晶体管T1_7导通，并且可以向第一QB节点施加驱动电平的第一选通控制电压GVDD_odd。
第八晶体管T1_8可以由Q1节点控制。第八晶体管T1_8可以电连接在第七晶体管T1_7的栅极节点与选通接地电压GVSS的输入端之间。
第九晶体管T1_9可以由Q2节点控制。第九晶体管T1_9可以电连接在第八晶体管T1_8的源极节点和漏极节点之间。
第十晶体管T1_10可以由Q1节点控制。第十晶体管T1_10可以电连接在第一QB节点QB_odd和选通接地电压GVSS的输入端之间。
第十一晶体管T1_11可以由第一选通起始信号GVST1控制。第十一晶体管T1_11可以电连接在第一QB节点QB_odd和选通接地电压GVSS的输入端之间。
因此，可以通过第十晶体管T1_10和第十一晶体管T1_11来控制第一QB节点QB_odd的放电。
另外，由于第一选通电路GC_odd的第一QB节点QB_odd电连接到第二选通电路GC_even的第一QB节点QB_odd，因此可以通过第一选通电路GC_odd的第十晶体管T1_10和第十一晶体管T1_11来控制第二选通电路GC_even的第一QB节点QB_even的放电。
类似于第一选通电路GC_odd，除了上拉晶体管Tup、第一下拉晶体管Tdn1和第二下拉晶体管Tdn2之外，第二选通电路GC_even可以包括多个晶体管T2_1、T2_2、T2_3、T2_4、T2_5、T2_6、T2_7、T2_8、T2_9、T2_10和T2_11。
包括在第二选通电路GC_even中的多个晶体管T2_1、T2_2、T2_3、T2_4、T2_5、T2_6、T2_7、T2_8、T2_9、T2_10和T2_11具有与包括在第一选通电路GC_odd中的多个晶体管T1_1、T1_2、T1_3、T1_4、T1_5、T1_6、T1_7、T1_8、T1_9、T1_10和T1_11类似的连接结构。因此，将省略重复的描述。
第二选通电路GC_even可以接收第二选通控制电压GVDD_even。
第二选通电路GC_even的第六晶体管T2_6和第七晶体管T2_7可以在第二选通控制电压GVDD_even为驱动电平的时段期间导通。因此，驱动电平的第二选通控制电压GVDD_even可以被施加到第二QB节点QB_even。
第二选通电路GC_even的第十晶体管T2_10和第十一晶体管T2_11可以控制第二QB节点QB_even的放电。
在第二QB节点QB_even被驱动的时段期间，第二选通电路GC_even的第二下拉晶体管Tdn2和第五晶体管T2_5可以被施加应力。
在第一QB节点QB_odd被驱动的时段中，第二选通电路GC_even的第一下拉晶体管Tdn1和第四晶体管T2_4可以被施加应力。
图4A和图4B示出了在第一选通控制电压GVDD_odd为驱动电平并且第二选通控制电压GVDD_even为非驱动电平的时段期间，包括在第一选通电路GC_odd和第二选通电路GC_even中的晶体管的驱动状态的示例。
参照图4A和图4B，在第一选通控制电压GVDD_odd为驱动电平的帧时段中，第一选通电路GC_odd可以根据第一选通起始信号GVST1的输入定时来输出第一选通信号GOUT1。当第一选通起始信号GVST1被输入时，Q1节点可以处于导通电平，并且第一QB节点QB_odd可以处于截止电平。此后，可以根据输入第一选通时钟信号GCLK1的定时来输出第一选通信号GOUT1。另外，第二选通电路GC_even可以根据第二选通起始信号GVST2的输入定时来输出第二选通信号GOUT2。当第二个选通起始信号GVST2被输入时，Q2节点可以处于导通电平。第一QB节点QB_odd可以处于保持截止电平的状态。可以根据第二选通时钟信号GCLK2的输入定时来输出第二选通信号GOUT2。
图4B示出了在第一选通控制电压GVDD_odd是驱动电平的一个帧时段期间第一选通电路GC_odd和第二选通电路GC_even的驱动定时的示例。第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段可以按规律的间隔交替。例如，第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段可以在每个帧时段1H中交替。第一选通控制电压GVDD_odd处于驱动电平的时段可以称为“奇数帧”，第二选通控制电压GVDD_even处于驱动电平的时段可以称为“偶数帧”。
图4B中由401指示的时段表示Q1节点处于导通电平的时段。在对应时段期间，可以输出第一选通信号GOUT1。此外，由401指示的时段可以包括Q2节点变为导通电平的时段。在对应时段期间，可以输出第二选通信号GOUT2。在对应时段期间，第一QB节点QB_odd和第二QB节点QB_even可以处于截止电平。
图4B中由402指示的时段表示输出选通信号后Q1节点和Q2节点变为截止电平的时段。在对应时段期间，第一QB节点QB_odd和第二QB节点QB_even中的一个可以处于导通电平。
由于图4B所示的示例表示第一选通控制电压GVDD_odd处于驱动电平的时段(如由403指示的)，因此第一QB节点QB_odd可以处于导通电平并且第二QB节点QB_even可以保持截止电平。
因此，在输出选通信号之后，可以对由第一QB节点QB_odd控制的第一选通电路GC_odd的第四晶体管T1_4和第一下拉晶体管Tdn1施加应力。
另外，可以对由第一QB节点QB_odd控制的第二选通电路GC_even的第四晶体管T2_4和第一下拉晶体管Tdn1施加应力。
根据本公开的实施方式的选通电路可以交替地驱动第一QB节点QB_odd和第二QB节点QB_even，从而减少施加到第一下拉晶体管Tdn1和第四晶体管T1_4和T2_4的应力。
图5示出了图3B中所示的选通电路的驱动方法的示例。
参照图5，第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段可以交替。
例如，在第一驱动时段P1中，第一选通控制电压GVDD_odd可以在与t11相对应的时段期间处于驱动电平。在对应时段中，第二选通控制电压GVDD_even可以处于非驱动电平。
在第一选通控制电压GVDD_odd为驱动电平的时段之后，在与t21相对应的时段期间第二选通控制电压GVDD_even可以为驱动电平。在对应时段中，第一选通控制电压GVDD_odd可以处于非驱动电平。
在第一驱动时段P1中，第一选通控制电压GVDD_odd为驱动电平的时段t11可以与第二选通控制电压GVDD_even为驱动电平的时段t21相同。
另外，在第一驱动时段P1中，第一选通控制电压GVDD_odd为驱动电平的时段的总和可以等于第二选通控制电压GVDD_even为驱动电平的时段的总和。
由于第一QB节点QB_odd在第一选通控制电压GVDD_odd处于驱动电平的时段被驱动，所以第一下拉晶体管Tdn1和第四晶体管T1_4和T2_4可以处于应力状态。另外，第二下拉晶体管Tdn2和第五晶体管T1_5和T2_5可以处于休止状态(rest state)。
由于第二QB节点QB_even在第二选通控制电压GVDD_even处于驱动电平的时段被驱动，所以第二下拉晶体管Tdn2和第五晶体管T1_5和T2_5可以处于应力状态。另外，第一下拉晶体管Tdn1和第四晶体管T1_4和T2_4可以处于休止状态。
由于第一选通控制电压GVDD_odd为驱动电平的时段与第二选通控制电压GVDD_even为驱动电平的时段交替，所以可以减少由第一QB节点QB_odd和第二QB节点QB_even引起的应力。
第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段可以以规律的间隔重复。
在第二驱动时段P2中，第一选通控制电压GVDD_odd为驱动电平的时段的长度t12可以与第二选通控制电压GVDD_even为驱动电平的时段的长度t22相同。
在第二驱动时段P2中，第一选通控制电压GVDD_odd为驱动电平的时段的长度的总和可以等于第二选通控制电压GVDD_even为驱动电平的时段的长度的总和。
第一QB节点QB_odd的驱动时段等于第二QB节点QB_even的驱动时段，从而可以增加由第一QB节点QB_odd驱动的晶体管和由第二QB节点QB_even驱动的晶体管的寿命。
另外，在本公开的实施方式中，基于由第一QB节点QB_odd驱动的晶体管的特性与由第二QB节点QB_even驱动的晶体管的特性之间的差异，第一QB节点QB_odd的驱动时段和第二QB节点QB_even的驱动时段可以变化。
因此，可以提供一种用于使由第一QB节点QB_odd驱动的晶体管和由第二QB节点QB_even驱动的晶体管的寿命最大化的方法。
图6A和图6B示出了感测包括在图3B中所示的选通电路中的器件的劣化的方法的示例。
参照图6A，示出了在第一选通控制电压GVDD_odd处于驱动电平的时段期间感测包括在第一选通电路GC_odd中的第一下拉晶体管Tdn1和第四晶体管T1_4的劣化的方法的示例。
另外，尽管图6A示出了对包括在第一选通电路GC_odd中的器件的劣化感测作为示例，但是根据该感测方法，可以感测由第一选通控制电压GVDD_odd驱动的第一QB节点QB_odd控制的器件的劣化。
在第一选通控制电压GVDD_odd处于驱动电平的时段期间，可以测量被提供有第一选通控制电压GVDD_odd的线的电流量。
被提供有第一选通控制电压GVDD_odd的线的电流量可以例如在显示装置100执行显示驱动的时段期间被测量。另选地，可以在显示装置100感测设置在子像素SP中的器件或元件的劣化的时段期间测量被提供有第一选通控制电压GVDD_odd的线的电流量。
在第一下拉晶体管Tdn1和第四晶体管T1_4劣化的情况下，第一下拉晶体管Tdn1的阈值电压和第四晶体管T1_4的阈值电压可能增大。
由于第一下拉晶体管Tdn1的阈值电压和第四晶体管T1_4的阈值电压增加大，可以增大流过第一选通控制电压GVDD_odd被提供给第一下拉晶体管Tdn1的栅极节点和第四晶体管T1_4的栅极节点的线的电流量。
另选地，由于第一下拉晶体管Tdn1或第四晶体管T1_4的劣化，可能会在晶体管的源极节点和栅极节点之间出现短路。在这种情况下，由于漏电流的生成，因此可以增大流过被提供有第一选通控制电压GVDD_odd的线的电流量。
通过测量流过被提供有第一选通控制电压GVDD_odd的线的电流量，可以感测由第一QB节点QB_odd控制的晶体管的劣化。
另外，可以通过与上述劣化感测方法类似的方法感测由第二QB节点QB_even控制的晶体管的劣化。
参照图6B，可以测量在第二选通控制电压GVDD_even为驱动电平的时段期间被提供有第二选通控制电压GVDD_even的线的电流量。
另外，可以基于流过被提供有第二选通控制电压GVDD_even的线的电流量来感测由第二QB节点QB_even控制的晶体管的劣化。
当流过被提供有第一选通控制电压GVDD_odd的线的电流量变为等于或大于预定电平时，可以调整第一选通控制电压GVDD_odd为驱动电平的时段。因此，可以增加由第一QB节点QBods控制的晶体管的寿命。
另外，当流过被提供有第二选通控制电压GVDD_even的线的电流量变为等于或大于预定电平时，可以调整第二选通控制电压GVDD_even为驱动电平的时段。因此，可以增加由第二QB节点QB_even控制的晶体管的寿命。
另选地，基于由第一QB节点QB_odd控制的晶体管的劣化和由第二QB节点QB_even控制的晶体管的劣化之间的差异，可以调整第一QB节点QB_odd的驱动时段和第二QB节点QB_even的驱动时段。
因此，可以通过增加由第一QB节点QB_odd控制的晶体管和由第二QB节点QB_even控制的晶体管的总寿命来提高选通电路的寿命和可靠性。
图7示出了图3B所示的选通电路的驱动方法的另一示例。
参照图7，在第一驱动时段P1中，第一选通控制电压GVDD_odd处于驱动电平的时段和第二选通控制电压GVDD_even处于驱动电平的时段可以交替。
第一选通控制电压GVDD_odd为驱动电平的时段的长度可以是t11。
第二选通控制电压GVDD_even为驱动电平的时段的长度可以是t21。在这种情况下，t21可以与t11相同。
在第一驱动时段P1中，第一选通控制电压GVDD_odd为驱动电平的时段的长度的总和可以等于第二选通控制电压GVDD_even为驱动电平的时段的长度的总和。
因此，在第一驱动时段P1中，驱动第一QB节点QB_odd的时段的长度可以与驱动第二QB节点QB_even的时段的长度相同。
在第一驱动时段P1中，可以测量流过被提供有第一选通控制电压GVDD_odd的线的第一电流量和流过被提供有第二选通控制电压GVDD_even的线的第二电流量。
如果第一电流量和第二电流量之间的差值等于或大于设定值，则可以调整第一选通控制电压GVDD_odd为驱动电平的时段的长度和第二选通控制电压GVDD_even为驱动电平的时段的长度。
例如，如果第一电流量大于第二电流量，则第一选通控制电压GVDD_odd为驱动电平的时段的长度可以减少。另外，可以增加第二选通控制电压GVDD_even为驱动电平的时段的长度。
作为另一示例，如果第一电流量小于第二电流量，则第一选通控制电压GVDD_odd为驱动电平的时段的长度可以增加。另外，第二选通控制电压GVDD_even为驱动电平的时段长度可以减少。
图7示出了当在第一驱动时段P1中第一电流量大于第二电流量时，在第二驱动时段P2中调整第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段的示例。
在第二驱动时段P2中，可以调整第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段之间的交替次数。
例如，在第二驱动时段P2中，第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段可以按1：3的比例交替。
在第二驱动时段P2中，第一选通控制电压GVDD_odd为驱动电平的时段的长度t12可以与第二选通控制电压GVDD_even为驱动电平的时段的长度t22相同。然而，由于交替次数是可以调整的，在第二驱动时段P2中，第一选通控制电压GVDD_odd为驱动电平的时段的总和可以小于第二选通控制电压GVDD_even为驱动电平的时段的总和。
在第二驱动时段P2中，可以减少由第一QB节点QB_odd驱动的晶体管的劣化率。在第二驱动时段P2中，由第二QB节点QB_even驱动的晶体管的劣化率会相对增加。
可以减少由第一QB节点QB_odd驱动的晶体管的劣化与由第二QB节点QB_even驱动的晶体管的劣化之间的差异。
因此，在第二驱动时段P2中，流过被提供有第一选通控制电压VDD_odd的线的第三电流量与流过被提供有第二选通控制电压GVDD_even的线的第四电流量之间的差值可以小于或等于第一电流量和第二电流量之间的差值。
如上所述，根据由第一QB节点QB_odd驱动的晶体管的劣化程度与由第二QB节点QB_even驱动的晶体管的劣化程度之间的差异，可以调整第一QB节点QB_odd和第二QB节点QB_even的驱动时段。因此，可以减少由第一QB节点QB_odd驱动的晶体管与由第二QB节点QB_even驱动的晶体管之间的劣化差异，并增加选通电路的寿命。
另选地，第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段的长度可以变化。因此，可以减少由第一QB节点QB_odd控制的晶体管和由第二QB节点QB_even控制的晶体管之间的劣化差异。
图8A和8B示出了图3B中所示的选通电路的驱动方法的另一示例。
参照图8A，在第一驱动时段P1中，第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段可以交替。
在第一驱动时段P1中，第一选通控制电压GVDD_odd为驱动电平的时段的长度t11可以与第二选通控制电压GVDD_even为驱动电平的时段的长度t21相同。
在第一驱动时段P1中，根据流过被提供有第一选通控制电压GVDD_odd的线的第一电流量和流过被提供有第二选通控制电压GVDD_even的线的第二电流量，可以调整第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段。
例如，如果第一电流量大于第二电流量，则第一选通控制电压GVDD_odd为驱动电平的时段的长度可以减少。另外，第二选通控制电压GVDD_even为驱动电平的时段的长度可以增加。
在第二驱动时段P2中，第一选通控制电压GVDD_odd为驱动电平的时段的长度t12可以小于第二选通控制电压GVDD_even为驱动电平的时段的长度t22。
在第二驱动时段P2中，可以减少流过被提供有第一选通控制电压GVDD_odd的线的第三电流量与流过被提供有第二选通控制电压GVDD_even的线的第四电流量之间的差值。
例如，第三电流量和第四电流量之间的差值可以小于或等于第一电流量和第二电流量之间的差值。
如果在第二驱动时段P2中第三电流量和第四电流量之间存在差值，则可以减少第一选通控制电压GVDD_odd为驱动电平的时段，并且第二选通控制电压GVDD_even为驱动电平的时段可以保持增加状态。
另选地，即使第三电流量大于第四电流量，如果第三电流量与第四电流量之间的差值小于设定值，则可以调整第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段。
参照图8B，第一选通控制电压GVDD_odd为第二驱动时段P2之后的第三驱动时段P3的驱动电平的时段的长度t13可以大于第二驱动时段P2中第一选通控制电压GVDD_odd为驱动电平的时段的长度t12。
在第三驱动时段P3中第二选通控制电压GVDD_even为驱动电平的时段的长度t23可以小于第二驱动时段P2中第二选通控制电压GVDD_even为驱动电平的时段的长度t22。
在保持在第三驱动时段P3中第二选通控制电压GVDD_even为驱动电平的时段的长度t23大于第一选通控制电压GVDD_odd为驱动电平的时段长度t13的状态的同时，可以减少第一选通控制电压GVDD_odd为驱动电平的时段与第二选通控制电压GVDD_even为驱动电平的时段之间的差值。
在第三驱动时段P3中流过被提供有第一选通控制电压GVDD_odd的线的电流量与流过被提供有第二选通控制电压GVDD_even的线的电流量之间的差值可以小于或等于在第一驱动时段P1中测量的第一电流量和第二电流量之间的差值。此外，在第三驱动时段P3中流过被提供有第一选通控制电压GVDD_odd的线的电流量与流过被提供有第二选通控制电压GVDD_even的线的电流量之间的差值可以小于或等于在第二驱动时段P2中测量的第三电流量和第四电流量之间的差值。
在减少由第一QB节点QB_odd控制的晶体管和由第二QB节点QB_even控制的晶体管之间的劣化偏差(deterioration deviation)的同时，可以在使驱动时段之间的差值最小化的同时驱动第一QB节点QB_odd和第二QB节点QB_even。
另选地，在由第一QB节点QB_odd控制的晶体管和由第二QB节点QB_even控制的晶体管之间的劣化差异较大的情况下，在特定时段内可以仅驱动第一QB节点QB_odd或仅驱动第二QB节点QB_even。
另外，在一些情况下，在由第一QB节点QB_odd控制的晶体管损坏或由第二QB节点QB_even控制的晶体管损坏的情况下，可以仅驱动第一QB节点QB_odd或仅驱动第二QB节点QB_even。
如果由第一QB节点QB_odd或第二QB节点QB_even控制的晶体管损坏，则所测量的电流量可能由于漏电流而大大增加。因此，如果所测量的电流量等于或大于阈值，则考虑到晶体管损坏，仅第一QB节点QB_odd和第二QB节点QB_even中的一个被驱动以增加选通电路的寿命。
如上所述，在本公开的实施方式中，可以测量流过被提供有控制第一QB节点QB_odd的第一选通控制电压GVDD_odd的线的电流量和流过被提供有控制第二QB节点QB_even的第二选通控制电压GVDD_even的线的电流量，并且可以感测选通电路中的器件或元件的劣化。此外，可以通过调整第一QB节点QB_odd的驱动时段和第二QB节点QB_even的驱动时段来提高选通电路的寿命和可靠性。
被提供有第一选通控制电压GVDD_odd的线和被提供有第二选通控制电压GVDD_even的线的电流量的测量可以通过附加包括在显示装置100中的配置来执行，或者可以由已经包括在显示装置100中的配置来执行。
图9A和图9B示出了用于感测包括在图3B中所示的选通电路中的器件的劣化的配置的布置结构的示例。
参照图9A，向设置在显示面板110上的第一选通电路GC_odd和第二选通电路GC_even提供第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线可以被设置在显示面板110的一侧。
另外，提供第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线的一部分可以被设置在上面安装有源极印刷电路板200和数据驱动电路130的柔性膜300上。
电连接到提供第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线的电流感测单元400可以被设置在例如源极印刷电路板200上。
电流感测单元400可以监测流过被提供有第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线的电流量，并且可以调整第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段。
为了监测流过被提供有第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线的电流量，可以利用已经包括在显示装置100中的配置。
参照图9B，提供第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线可以电连接到数据驱动电路130。
数据驱动电路130可以包括执行感测以检测设置在显示面板110上的子像素SP的劣化的配置。例如，数据驱动电路130可以包括积分器、采样保持电路和模数转换器。
可以通过使用包括在数据驱动电路130中的积分器来测量流过被提供有第一选通控制电压GVDD_odd的线以及被提供有第二选通控制电压GVDD_even的线的电流量。
因此，在不添加单独的配置的情况下，可以监测流过被提供有第一选通控制电压GVDD_odd和第二选通控制电压GVDD_even的线的电流量，并且可以调整包括在选通电路中的第一QB节点QB_odd的驱动时段和第二QB节点QB_even的驱动时段。
图10示出了根据本公开的实施方式的驱动显示装置100的方法的过程的示例。
参照图10，在提供给选通驱动电路120的第一选通控制电压GVDD_odd处于驱动电平的时段期间，显示装置100可以测量流过被提供有第一选通控制电压GVDD_odd的线的第一电流量(S1000)。
在提供给选通驱动电路120的第二选通控制电压GVDD_even处于驱动电平的时段期间，显示装置100可以测量流过被提供有第二选通控制电压GVDD_even的线的第二电流量(S1010)。
显示装置100可以确定第一电流量和第二电流量之间的差值是否等于或大于设定值(S1020)。
如果第一电流量和第二电流量之间的差值等于或大于设定值，则显示装置100可以通过可变地调整第一选通控制电压GVDD_odd为驱动电平的时段的长度和第二选通控制电压GVDD_even为驱动电平的时段的长度来驱动选通驱动电路120(S1030)。
例如，如果第一电流量和第二电流量之间的差值等于或大于设定值并且第一电流量大于第二电流量，则显示装置可以通过调整交替次数或驱动时段的长度来减少第一选通控制电压GVDD_odd为驱动电平的时段并且可以增加第二选通控制电压GVDD_even为驱动电平的时段。
作为另一示例，如果第一电流量和第二电流量之间的差值等于或大于设定值并且第一电流量小于第二电流量，则第一选通控制电压GVDD_odd为驱动电平的时段可以增加，并且第二选通控制电压GVDD_even为驱动电平的时段可以减少。
如果第一电流量和第二电流量之间的差值小于设定值，则显示装置100可以将第一选通控制电压GVDD_odd为驱动电平的时段和第二选通控制电压GVDD_even为驱动电平的时段保持为相同，并且可以交替驱动第一QB节点QB_odd和第二QB节点QB_even(S1040)。
根据本公开的上述实施方式，通过交替驱动包括在选通电路中的第一QB节点QB_odd和第二QB节点QB_even，可以减少包括在选通电路中的晶体管的劣化并提高选通电路的寿命。
此外，通过监测被提供有用于驱动控制第一QB节点QB_odd的第一选通控制电压GVDD_odd的线的电流量和被提供有用于驱动控制第二QB节点QB_even的第二选通控制电压GVDD_even的线的电流量，可以感测由第一QB节点QB_odd控制的晶体管的劣化与由第二QB节点QB_even控制的晶体管的劣化之间的差异。
基于由第一QB节点QB_odd控制的晶体管的劣化和由第二QB节点QB_even控制的晶体管的劣化之间的差异，可以通过可变地调整第一QB节点QB_odd和第二QB节点QB_even的驱动时段来优化第一QB节点QB_odd和第二QB节点QB_even的驱动来最大化或至少增加选通电路的寿命并提高可靠性。
上面的描述是为了使本领域技术人员能够实现和使用本公开的技术思想，并且已经在特定应用及其要求的上下文中提供。对所描述的实施方式的各种修改、添加和替换对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神和范围的情况下，本文定义的一般原理可以应用于其它实施方式和应用。以上描述和附图仅出于说明的目的提供了本公开的技术思想的示例。也就是说，所公开的实施方式旨在说明本公开的技术思想的范围。因此，本公开的范围不限于所示的实施方式，而是符合与权利要求一致的最宽范围。本公开的保护范围应以所附权利要求为准，凡在其等同范围内的技术思想均应理解为包含在本公开的保护范围内。
相关申请的交叉引用
本申请要求于2020年12月10日提交的韩国专利申请第10-2020-0172708号的优先权，为了所有目的将其通过引用并入本文，就好像在本文中完整阐述一样。

Claims (10)

1.一种显示装置，该显示装置包括：
多个子像素，所述多个子像素设置在显示面板上；
多条选通线，所述多条选通线电连接到所述多个子像素的一部分；以及
多个选通电路，所述多个选通电路用于驱动所述多条选通线，
其中，所述多个选通电路中的每一个包括由Q节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管，
其中，所述第一QB节点电连接到第一选通控制电压的输入端，并且所述第二QB节点电连接到第二选通控制电压的输入端，
其中，在第一驱动时段中，所述第一选通控制电压为驱动电平的时段的长度等于所述第二选通控制电压为所述驱动电平的时段的长度，并且在第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度与所述第二选通控制电压为所述驱动电平的时段的长度不同。
2.根据权利要求1所述的显示装置，其中，在所述第一驱动时段中，在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量大于在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量，并且，在所述第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度小于所述第二选通控制电压为所述驱动电平的时段的长度。
3.根据权利要求1所述的显示装置，其中，在所述第一驱动时段中，在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量小于在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量，并且，在所述第二驱动时段中，所述第一选通控制电压为所述驱动电平的时段的长度大于所述第二选通控制电压为所述驱动电平的时段的长度。
4.根据权利要求1所述的显示装置，其中，在所述第二驱动时段中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值小于或等于在所述第一驱动时段中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值。
5.根据权利要求1所述的显示装置，其中，在所述第二驱动时段之后的第三驱动时段中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值小于或等于在所述第一驱动时段和所述第二驱动时段中的至少一个中、在所述第一选通控制电压为所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的电流量和在所述第二选通控制电压为所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的电流量之间的差值。
6.根据权利要求5所述的显示装置，其中，在所述第三驱动时段中、所述第一选通控制电压为所述驱动电平的时段的长度和所述第二选通控制电压为所述驱动电平的时段的长度之间的差值小于或等于在所述第二驱动时段中、所述第一选通控制电压为所述驱动电平的时段的长度和所述第二选通控制电压为所述驱动电平的时段的长度之间的差值。
7.根据权利要求5所述的显示装置，其中，在所述第三驱动时段中所述第二选通控制电压为所述驱动电平的时段的长度与在所述第二驱动时段中所述第二选通控制电压为所述驱动电平的时段的长度不同。
8.根据权利要求1所述的显示装置，其中，在所述第二驱动时段中，所述第一选通控制电压和所述第二选通控制电压中的一个保持所述驱动电平，并且所述第一选通控制电压和所述第二选通控制电压中的另一个保持非驱动电平。
9.一种用于驱动显示装置的方法，该方法包括以下步骤：
在第一驱动时段的一部分期间向选通驱动电路提供为驱动电平的第一选通控制电压，并且在所述第一驱动时段的剩余时段期间向所述选通驱动电路提供为驱动电平的第二选通控制电压；
在所述第一驱动时段中测量在所述第一选通控制电压处于所述驱动电平的时段期间流过被提供有所述第一选通控制电压的线的第一电流量；
在所述第一驱动时段中测量在所述第二选通控制电压处于所述驱动电平的时段期间流过被提供有所述第二选通控制电压的线的第二电流量；以及
在所述第一驱动时段之后的第二驱动时段中，基于所述第一电流量与所述第二电流量的比较结果来调整提供给所述选通驱动电路的所述第一选通控制电压处于驱动电平的时段的长度和所述第二选通控制电压处于驱动电平的时段的长度。
10.一种选通驱动电路，该选通驱动电路包括：
第一选通电路，所述第一选通电路包括由Q1节点控制的上拉晶体管、由第一QB节点控制的第一下拉晶体管和由第二QB节点控制的第二下拉晶体管；以及
第二选通电路，所述第二选通电路包括由Q2节点控制的上拉晶体管、由所述第一QB节点控制的第一下拉晶体管和由所述第二QB节点控制的第二下拉晶体管，
其中，所述第一QB节点由第一选通控制电压控制，并且所述第二QB节点由第二选通控制电压控制，并且
其中，所述第一选通控制电压处于驱动电平的时段和所述第二选通控制电压处于驱动电平的时段交替。
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