CN114420030B - Pwm产生电路、驱动芯片、电子设备 - Google Patents

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Abstract

本申请涉及一种PWM产生电路、驱动芯片、电子设备，该电路包括：第一设备和匹配逻辑电路；其中；初始时钟信号经所述匹配逻辑电路后输出第一PWM时钟信号；延迟时钟信号经所述第一设备输出第二PWM时钟信号；初始时钟信号经所述匹配逻辑电路的逻辑路径与所述延迟时钟信号在第一设备中经过的逻辑路径完全相同；所述延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1，本申请可用于消除不同时钟之间的未知相位偏差，以消除PWM中未知变量引起的精度误差。

Description

PWM产生电路、驱动芯片、电子设备
技术领域
本申请涉及PWM信号处理领域，具体涉及一种PWM产生电路、驱动芯片、电子设备。
背景技术
基于PWM信号的应用中，PWM信号的精度决定了应用精度，例如在LED恒流驱动芯片中，PWM信号的精度就决定了显示屏显示信号的精度。一般情况下，PWM信号产生由两个信号决定，例如在典型的D触发器应用中，包括了数据信号以及触发时钟，触发时钟用于控制PWM在时钟周期内的上升沿和下降沿的位置，而数据信号则决定了PWM的宽度。而同一个触发时钟只能实现在不同周期内的相同位置触发，也就是说触发时钟决定了PWM信号的精度。其具体表现就是，在一些低端驱动芯片中，PWM只能表示整数。以常用的16bit为例，现有的控制器只发送整数部分，LED驱动芯片也只处理整数部分，小数部分的数据则无法在PWM波中显示。
为了弥补该技术缺陷，可利用PWM补偿技术进行调节。通过使用PLL或者DLL产生N个相位差相同的时钟信号CLK1、CLK2......CLKN，利用其中的CLK1作为PWM产生时钟CLKG，利用多路选择器Mux选择CLK1、CLK2......CLKN之一作为PWM补偿时钟CLKS，如图1所示，其中sel为时钟相位选择信号(以8相位时钟为例)，选择不同的CLKS就能实现PWM波在显示周期内的起点和终点不同，以实现精度调节。如图2所示，用PWM补偿时钟对初始PWM信号进行补偿，补偿的长度等于CLKS与CLKG之间的相位差，为时钟频率的1/N(N为整数)，实现了PWM精度调节。
由于PWM补偿时钟CLKS与PWM产生时钟CLKG之间经过的组合逻辑电路数目不同等原因，如图3所示，CLKS相较于CLKG之间相差一个由多路选择器Mux形成的内部组合逻辑电路，在实际应用中可能还包括其他电子元器件，由于组合逻辑电路不同导致CLKS与CLK1之间存在未知相位偏差，使得显示精度增加了一个未知量，从而影响显示效果。
发明内容
本申请的目的在于克服现有技术的不足，提供一种PWM产生电路、驱动芯片、电子设备，用于消除不同时钟之间的未知相位偏差，以消除PWM中未知变量引起的精度误差。
本申请的目的是通过以下技术方案来实现的：
本申请第一方面提供一种PWM产生电路，包括：
第一设备和匹配逻辑电路；
其中；
初始时钟信号经所述匹配逻辑电路后输出第一PWM时钟信号；
延迟时钟信号经所述第一设备输出第二PWM时钟信号；
初始时钟信号经所述匹配逻辑电路的逻辑路径与所述延迟时钟信号在第一设备中经过的逻辑路径完全相同；
所述延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1。
区别与现有技术，为了实现不同相位(不同精度)的控制，通常会基于显示数据选择对应的延迟时钟信号，也就是通过第一设备选择延迟时钟信号，这个选择逻辑所形成的电路路径就是初始时钟信号与延迟时钟信号的路径差，显然的，这个路径差会使得延迟时钟信号与初始时钟信号之间存在两个时间变量，第一个变量是我们需要的延迟时间，第二个变量就是由选择逻辑电路器件本身所造成的延迟，由于不同规格的器件导致该延迟是一个未知量，本申请则解决该未知量，即对初始时钟信号施加一个相同的未知量以形成相对抵消，从而消除该未知量，也就是未知相位偏差。其具体方案就是让初始时钟信号与延迟时钟信号经过相同的逻辑电路，也就是基于第一设备对初始时钟信号的处理逻辑，设置一个处理逻辑、电子元器件完全相同的匹配逻辑电路，使得初始时钟信号增加了一个相同的未知相位偏差，以抵消初始时钟信号与延迟时钟信号之间的未知相位差。
进一步的，所述延迟时钟信号为N个，N为正整数。其中，N就表示了PWM波的显示精度，N越小精度越高。
进一步的，所述第一设备为多路选择器，用于从N个延迟时钟信号中择一输出作为所述第二PWM时钟信号。
进一步的，还包括一个多相位时钟产生装置，用于产生N个相位差相同的时钟信号，该N个相位差相同的时钟信号作为所述的初始时钟信号和延迟时钟信号。本申请中所指的N个相位差相同的时钟信号具体是指产生的N个时钟信号中，依次间隔1/N个相位差，即各时钟信号之间的相位差按等差数列排列，例如第一个时钟信号与第二时钟信号为1/N个相位差，第二个时钟信号与第三时钟信号为1/N个相位差，则第一个时钟信号与第三时钟信号为2/N个相位差。
进一步的，所述多相位时钟产生装置相位插值器、延时锁相环DLL、锁相环PLL中的其中一种。
进一步的，还包括一个PWM产生设备，所述第一PWM时钟信号和第二PWM时钟信号同步输入所述PWM产生设备，所述PWM产生设备基于第一PWM时钟信号和第二PWM时钟信号以及显示数据生成第三PWM波。
进一步的，所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；
所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生第一PWM波，所述第二PWM产生装置基于第一PWM波和所述第二PWM时钟信号产生第二PWM波；
所述第一PWM波和第二PWM波输入所述逻辑模块进行逻辑处理，以产生所述第三PWM波。
进一步的，所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；
所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生第一PWM波，所述第二PWM产生装置基于显示数据和所述第二PWM时钟信号产生第二PWM波；
所述第一PWM波和第二PWM波输入所述逻辑模块进行逻辑处理，以产生所述第三PWM波。
本申请中提供了两种应用场景，一种是用于PWM波的宽度补偿，即第二PWM波必须基于第一PWM波产生，如果第一PWM波为0，则不存在第二PWM波，也就是对第一PWM波进行补偿，该情况下，最终输出的第三PWM波也为0。另一种场景则是直接产生PWM波，第一PWM波和第二PWM波互不影响，区别在于一个为整数波，另一个是小数波，两者组合形成一个具有小数的PWM波，即第三PWM波，这种应用场景下，即使第一PWM波为0也会产生第二PWM，最终也会形成第三PWM波。
进一步的，所述第一PWM产生装置和第二PWM产生装置为D触发器。
进一步的，所述第一设备和匹配逻辑电路输出端分别连接有一个相同的buffer电路。根据不同的应用场景，可能需要增加一些额外的逻辑处理。
本申请第二方面提供一种驱动芯片，包括如第一方面所述的PWM产生电路。
进一步的，第一PWM时钟信号和第二PWM时钟信号的逻辑路径在芯片中所对应的电路走线长度完全一致。
进一步的，所述第一PWM时钟信号和第二PWM时钟信号的逻辑路径在芯片中所对应的电路走线与其最近的其他金属线距离相同。
本申请第三方面提供一种电子设备，包括如第二方面所述的驱动芯片。
本申请的有益效果是：本申请中可以使第一PWM时钟信号和第二PWM时钟信号之间下相位差为确定的固定相位差，消除因处理电路(信号路径)过程中造成的未知相位差误差，从而提高输出的PWM波的精度。
附图说明
图1为现有技术PWM展宽时钟信号产生原理图；
图2为现有技术PWM展宽过程的原理示意图；
图3为现有技术PWM产生装置示意图；
图4为本申请实施例PWM产生装置原理图；
图5为本申请实施例的PWM产生装置应用方案示意图；
图6为本申请另一实施例的PWM产生装置应用方案示意图；
图7为本申请某一实施例的第一设备电路示意图；
图8为某一实施例的匹配逻辑电路示意图。
具体实施方式
下面结合具体实施例进一步详细描述本申请的技术方案，但本申请的保护范围不局限于以下所述。
参考图4为例，本实施例第一方面提供一种PWM产生电路，包括第一设备和匹配逻辑电路。其中，初始时钟信号经匹配逻辑电路后输出第一PWM时钟信号CLKG；延迟时钟信号经第一设备输出第二PWM时钟信号CLKS；初始时钟信号经匹配逻辑电路的逻辑路径与延迟时钟信号在第一设备中经过的逻辑路径完全相同；延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1。本实施例所列举的第一设备和匹配逻辑电路，包括一个“主客”地位，也就是第一设备为“主”，匹配逻辑电路为“客”，因为第一设备是某一种特定设备、装置或模块，其内部逻辑电路是固定的，这里的逻辑电路不仅仅是指实现某种逻辑运算，而是对信号处理这个过程的电路总称。也就是说，第一设备内的电路为固定的，没法调节，这就要求匹配逻辑电路去匹配第一设备内的电路，或者说是匹配逻辑电路要根据第一设备内的电路进行调整，使得匹配逻辑电路与延迟时钟信号在第一设备中流经的电路完全相同，这个流经的电路也就是第一设备中的逻辑路径。其中，初始时钟信号与延迟时钟信号仅仅是相对而言，本实施例中需要两个时钟信号作为PWM波的触发信号，最终在两个时钟信号的配合下产生PWM波。
可选的，在一些实施例中，延迟时钟信号为N个，N为正整数，那么F＝i/N，其中i为0-(N-1)的整数，在不同应用中所需要的延迟相位是不同的，因此需要选择不同的延迟时钟信号，N个延迟时钟信号中，依次相差1/N个相位差。更为具体的，，还包括一个多相位时钟产生装置，用于产生N个相位差相同的时钟信号，该N个相位差相同的时钟信号作为的初始时钟信号和延迟时钟信号。参考图4中，总共表示了8个相位差相同的时钟信号，即CLK1、CLK2、CLK3……CLK8，其中，一般认为CLK1为第一个时钟信号，其不存在相位差，CLK2为1/8个相位差，CLK3为2/8个相位差，CLK8为7/8个相位差，也就是F为1/8、2/8、……7/8。选定其中任一时钟信号为初始时钟信号，例如选择CLK1为初始时钟信号，而CLK1、CLK2、CLK3……CLK8均可作为延迟时钟信号，当延迟时钟信号为CLK1时，就出现一种特例，即初始时钟信号和延迟时钟信号之间的相位差为0，在实际应用中，这种情况一般不需要，但不排除在某些特点场合的应用。当选择CLK2为延迟时钟信号时，则延迟时钟信号与初始时钟信号之间相差1/8个相位差，同理的，选择CLK3时则与初始时钟信号之间相差2/8个相位差。再有，假设选择CLK3为初始时钟信号，CLK4为延迟时钟信号时，延迟时钟信号与初始时钟信号之间同样相差1/8个相位差，反之，如果此时选择CLK2时，则延迟时钟信号与初始时钟信号之间相差-1/8个相位差，或者认为是相差7/8个相位差。通过以上实例可以看出，所谓的初始时钟信号，并不是某一固定的时钟信号，初始时钟信号和延迟时钟信号是相对而言，并不表示其对于的时钟信号具备某种固定的相位特性。
可选的，在一些实施例中，多相位时钟产生装置相位插值器、延时锁相环DLL、锁相环PLL中的其中一种，参考图1所示，就是利用DLL产生多相位时钟信号。
可选的，在一些实施例中，第一设备为多路选择器，用于从N个延迟时钟信号中择一输出作为第二PWM时钟信号CLKS。
参考图5所示，在一些实施例中，一种PWM产生电路，包括第一设备和匹配逻辑电路，还包括一个PWM产生设备，第一PWM时钟信号CLKG和第二PWM时钟信号CLKS同步输入PWM产生设备，PWM产生设备基于第一PWM时钟信号CLKG和第二PWM时钟信号CLKS以及显示数据生成第三PWM波。更为具体的是，PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块，其中，逻辑模块包括两个输入端一个输出端；第一PWM产生装置基于显示数据和第一PWM时钟信号CLKG产生第一PWM波，生成的第一PWM波输入第二PWM产生装置以及逻辑模块的其中一个输入端，第二PWM产生装置基于第一PWM波和第二PWM时钟信号CLKS产生第二PWM波；第二PWM波输入逻辑模块的另一个输入端，第一PWM波和第二PWM波输入逻辑模块进行逻辑处理，以产生第三PWM波。
参考图6所示，在另一实施例中，一种PWM产生电路，包括第一设备和匹配逻辑电路，在一些实施例中，PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；第一PWM产生装置基于显示数据和第一PWM时钟信号CLKG产生第一PWM波，第二PWM产生装置基于显示数据和第二PWM时钟信号CLKS产生第二PWM波；第一PWM波和第二PWM波输入逻辑模块进行逻辑处理，以产生第三PWM波。区别于图5所示的实施例，在本实施例中，第二PWM产生装置的输入数据不是第一PWM波，而是由显示数据直接决定的。
可选的，在一些实施例中，第一PWM产生装置和第二PWM产生装置为D触发器。也可选用其他类型的触发器，例如RS触发器，选用不同的触发器时，其具体的工作原理要根据触发器的工作特性做相应的调整，这属于本领域技术人员的惯用手段，因此，凡是采用相同类型的触发器进行替代，仍应视为落入本申请的保护范围。其中，上述逻辑模块，可以是单一的与门、或门、与非门、或非门，也可以是由这些组成的逻辑电路，其作用是完成第一PWM波和第二PWM波的逻辑运算。
基于两者的不同，其区别应用就是图5所揭示的实施例主要用于实现PWM展波，也就是PWM宽度补偿，而图6所揭示的实施例主要用于实现PWM波的直接产生，而不是基于某PWM波基础上进行展波，两种实施例存在本质区别。
以下，本实施例将将结合具体的应用阐述第一设备和匹配逻辑电路的具体设置，参考图7和图8为例，总共包括8个时钟信号，即CLK1、CLK2、CLK3……CLK8，选择CLK1作为初始时钟信号直接输入匹配逻辑电路，选择任一时钟信号作为作为延迟时钟信号输入第一设备。由于在某一具体应用中，初始时钟信号是固定的，因此直接将CLK1接入匹配逻辑电路即可，而延迟时钟信号是基于显示数据或其他设计需求是需要变化的，因此必须基于第一设备进行延迟时钟信号的选择。本实施例中基于3-8译码器产生8个选择信号cs1-cs8用于选择对应的延迟时钟信号，选择信号输入第一设备，第一设备基于选择信号的逻辑选择相应的延迟时钟信号。参考图7所示，为第一设备的内部逻辑电路，其本质是一个多路选择器，由图7可以看出，时钟信号CLK1-CLK8均经过相同的逻辑路径，依次为与非门、与非门、或非门、与非门，同时外加一个buffer电路，这个buffer电路可以是一个反相器。参考图8所示，那么对应的，初始时钟信号经过的匹配逻辑电路也对应的设置为非门、与非门、或非门、与非门，外加一个buffer电路。由于本申请中第一设备是8路选择器，因此内部逻辑为与非门、与非门、或非门、与非门，当第一设备不是8路选择器时，其逻辑信号也必然不同。而第一设备的内部逻辑是不可能修改的，因此只能通过调节匹配逻辑电路，使匹配逻辑电路与第一设备的内部逻辑电路相同即可。
在一些实施例中，上述的buffer电路并不是必需的，其具体是根据后续逻辑运算增加的，当不需要buffer电路时，则第一设备和匹配逻辑电后均不接buffer电路。
本实施例第二方面提供一种驱动芯片，包括如第一方面的PWM产生电路。
可选的，在一些实施例中，第一PWM时钟信号CLKG和第二PWM时钟信号CLKS的逻辑路径在芯片中所对应的电路走线长度完全一致。也就是说在芯片布图中，第一PWM时钟信号CLKG和第二PWM时钟信号CLKS流过的金属走线(导电线)长度、宽度完全相同，以确保金属走线对第一PWM时钟信号CLKG和第二PWM时钟信号CLKS引入的信号延时相同。
可选的，在一些实施例中，第一PWM时钟信号CLKG和第二PWM时钟信号CLKS的逻辑路径在芯片中所对应的电路走线与其最近的其他金属线距离相同，这里所指的与其最近的其他金属线包括两种情况，假设第一PWM时钟信号CLKG对应的金属走线用A表示，第二PWM时钟信号CLKS对应的金属走线用B表示，A和B各自最近的其他金属线为同一根金属线C，则A与C的距离等于B与C的距离。另一情况下，A最近的金属线为C，B最近的金属线为D，则A与C的距离等于B与D的距离。
本实施例第三方面提供一种电子设备，包括如第二方面的驱动芯片。
以上所述仅是本申请的优选实施方式，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (10)

1.一种PWM产生电路，其特征在于，包括：
第一设备、匹配逻辑电路和PWM产生设备；
其中；
初始时钟信号经所述匹配逻辑电路后输出第一PWM时钟信号；
延迟时钟信号经所述第一设备输出第二PWM时钟信号；
初始时钟信号经所述匹配逻辑电路的逻辑路径与所述延迟时钟信号在第一设备中经过的逻辑路径完全相同；
所述延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1；
所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；
所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生第一PWM波，所述第二PWM产生装置基于第一PWM波和所述第二PWM时钟信号产生第二PWM波；
所述第一PWM波和第二PWM波输入所述逻辑模块进行逻辑处理，以产生第三PWM波；或；
所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；
所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生第一PWM波，所述第二PWM产生装置基于显示数据和所述第二PWM时钟信号产生第二PWM波；
所述第一PWM波和第二PWM波输入所述逻辑模块进行逻辑处理，以产生第三PWM波。
2.根据权利要求1所述的一种PWM产生电路，其特征在于，还包括一个多相位时钟产生装置，用于产生N个相位差相同的时钟信号，N为正整数；该N个相位差相同的时钟信号作为所述初始时钟信号和延迟时钟信号。
3.根据权利要求2所述的一种PWM产生电路，其特征在于，所述第一设备为多路选择器，用于从N个延迟时钟信号中择一输出作为所述第二PWM时钟信号。
4.根据权利要求2所述的一种PWM产生电路，其特征在于，所述多相位时钟产生装置为相位插值器、延时锁相环DLL、锁相环PLL中的其中一种。
5.根据权利要求1所述的一种PWM产生电路，其特征在于，所述第一PWM产生装置和第二PWM产生装置为D触发器。
6.根据权利要求1所述的一种PWM产生电路，其特征在于，所述第一设备和匹配逻辑电路输出端分别连接有一个相同的buffer电路。
7.一种驱动芯片，其特征在于，包括如权利要求1-6任一项所述的PWM产生电路。
8.根据权利要求7所述的一种驱动芯片，其特征在于，第一PWM时钟信号和第二PWM时钟信号的逻辑路径在芯片中所对应的电路走线长度完全一致。
9.根据权利要求7或8所述的一种驱动芯片，其特征在于，所述第一PWM时钟信号和第二PWM时钟信号的逻辑路径在芯片中所对应的电路走线与其最近的其他金属线距离相同。
10.一种电子设备，其特征在于，包括如权利要求7-9任一项所述的驱动芯片。
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