CN113903288A

CN113903288A - 驱动电路

Info

Publication number: CN113903288A
Application number: CN202111191566.3A
Authority: CN
Inventors: 林志隆; 张瑞宏; 李家伦; 刘匡祥; 叶佳元
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2021-04-30
Filing date: 2021-10-13
Publication date: 2022-01-07
Anticipated expiration: 2041-10-13
Also published as: CN113903288B; TW202244870A; TWI773293B

Abstract

本发明公开一种驱动电路。该驱动电路包含发光元件、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管以及第四P型晶体管。第一P型晶体管用以提供驱动电流给发光元件。发光元件、第一P型晶体管、第二P型晶体管、第三P型晶体管电性耦接在提供给发光元件的驱动电流的电流路径上。第一N型晶体管用以在重置期间重置驱动电路。第二N型晶体管用以在补偿及写入期间将数据信号写入驱动电路。第三N型晶体管在补偿及写入期间导通，使得第一P型晶体管的临界电压得以被补偿。第四N型晶体管用以在重置期间重置发光元件。

Description

驱动电路

技术领域

本申请涉及一种驱动电路，特别涉及一种发光元件的驱动电路。

背景技术

现今的显示器已广泛的使用驱动电流提供驱动电流以驱动发光元件，一般来说，驱动电流是由驱动晶体管的栅极节点的电位所决定，若栅极节点的电位因漏电流而偏移，则可能导致画面失真。因此，如何降低栅极端的电位因漏电流造成的偏移导致画面失真是本领域重要的议题。

发明内容

本揭示文件提供一种驱动电路。驱动电路包含发光元件、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管以及第四P型晶体管。第一P型晶体管用以提供驱动电流给发光元件。第二P型晶体管，其第一端电性耦接***高电压端，其第二端电性耦第一P型晶体管的第一端。第三P型晶体管，其第一端电性耦接第一P型晶体管的第二端，其第二端电性耦接发光元件的第一端。其中发光元件的第二端电性耦接***低电压端。第一N型晶体管，其第一端电性耦接第一P型晶体管的第二端，其第二端电性耦接***低电压端。第二N型晶体管，其第一端用以接收数据信号，其第二端电性耦接第一P型晶体管的第一端。第三N型晶体管，其第一端电性耦接第一P型晶体管的第二端，其第二端电性耦接第一N型晶体管的第一端。

综上所述，本揭示文件将驱动电流的电流路径之外的晶体管以N型晶体管实施，藉以由于漏电造成显示画面失真的问题。

附图说明

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：

图1为本公开的实施例的驱动电路的电路架构图。

图2为图1中的驱动电路的控制信号的时序图。

图3A图1中的驱动电路的在重置期间中的电路状态图。

图3B图1中的驱动电路的在补偿及写入期间中的电路状态图。

图3C图1中的驱动电路的在发光期间中的电路状态图。

图4A为图1中节点A的电压示意图。

图4B为图1中电流误差示意图。

【符号说明】

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：

100:驱动电路

L1:发光元件

TP1:第一P型晶体管

TP2:第二P型晶体管

TP3:第三P型晶体管

TN1:第一N型晶体管

TN2:第二N型晶体管

TN3:第三N型晶体管

TN4:第四N型晶体管

Cst:电容

A，B，C，D:节点

VDD:***高电压端

VSS:***低电压端

S1:第一控制信号

S2:第二控制信号

EM:第三控制信号

DATA:数据信号

Id:驱动电流

P1:重置期间

P2:补偿及写入期间

P3:发光期间

VH:高逻辑电平

VL:低逻辑电平

具体实施方式

下列举实施例配合所附图示做详细说明，但所提供的实施例并非用以限制本公开所涵盖的范围，而结构运作的描述非用以限制其执行顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本公开所涵盖的范围。另外，图示仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。

在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明除外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“和/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

在本文中，当一元件被称为“耦接”或“连接”时，可指“电性耦接”或“电性连接”。“耦接”或“连接”也可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。

图1为本公开的实施例的驱动电路100的电路架构图。如图1所示，驱动电路100包含发光元件L1、第一P型晶体管TP1、第二P型晶体管TP2、第三P型晶体管TP3、第一N型晶体管TN1、第二N型晶体管TN2、第三N型晶体管TN3、第四N型晶体管TN4以及电容Cst。

第一P型晶体管TP1用以在发光期间提供驱动电流给发光元件L1，使发光元件依据驱动电流而发光。第二P型晶体管TP2以及第三P型晶体管TP3用以防止大电压劣化。第一N型晶体管TN1用以在重置期间重置驱动电路100。第二N型晶体管TN2用以在补偿及数据写入期间将数据信号DATA写入驱动电路100。第三N型晶体管TN3用以在补偿期间导通使驱动电路100补偿第一P型晶体管TP1的临界电压。第四N型晶体管TN4用以在重置期间重置发光元件L1的第一端。

第一P型晶体管TP1、第二P型晶体管TP2、第三P型晶体管TP3以及发光元件L1电性耦接在***高电压端VDD以及***低电压端VSS之间。也就是说，在流经发光元件L1的驱动电流的电流路径上，皆是由P型晶体管实施，从而增加晶体管的电流驱动能力，以减少所需的驱动电压的范围，进而达到低功耗的效果。进一步而言，前述P型晶体管可以是低温多晶硅薄膜晶体管。

前述这些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为漏极端(源极端)时，该晶体管的第二端则为源极端(漏极端)。另外，前述电容亦分别具有第一端以及第二端。

详细而言，第二P型晶体管TP2的第一端电性耦接***高电压端VDD，第二P型晶体管TP2的第二端电性耦接第一P型晶体管TP1的第一端，第二P型晶体管TP2的栅极端用以接收第三控制信号EM。

第一P型晶体管TP1的第一端电性耦接第二P型晶体管TP2的第二端，第一P型晶体管TP1的第二端电性耦接第三P型晶体管TP3的第一端，第一P型晶体管TP1的栅极端电性耦接节点A。节点B在第一P型晶体管TP1的第二端以及第三P型晶体管TP3的第二端的连接处。节点C在第三P型晶体管TP3的第二端以及发光元件L1的第一端的连接处。节点D在第一P型晶体管TP1的源极端(第一端)以及第二P型晶体管TP2的第二端的连接处。第三P型晶体管TP3的第一端电性耦接第一P型晶体管TP1的第二端，第三P型晶体管TP3的第二端电性耦接发光元件L1的第一端，第三P型晶体管TP3的栅极端用以接收第三控制信号EM。

发光元件L1的第一端电性耦接第三P型晶体管TP3的第二端，发光元件L1的第二端电性耦接***低电压端VSS。

流经发光元件L1的驱动电流的大小与第一P型晶体管TP1的栅极端的电位正相关，一般来说，数据电压将会写入(或影响)栅极端的电位以决定驱动电流的大小，在显示周期中若第一P型晶体管TP1的栅极端存在漏电路径，使得栅极端电位因漏电而偏移，将可能造成显示器的画面闪烁。为了防止第一P型晶体管TP1的栅极端所在之处(节点A)漏电而造成显示器的画面闪烁，在本揭示文件中，驱动电路100在驱动电流的电流路径之外的路径上的晶体管皆以N型晶体管实施。前述N型晶体管(如第一N型晶体管TN1、第二N型晶体管TN2、第三N型晶体管TN3以及第四N型晶体管TN4)可以是铟镓锌氧化物薄膜晶体管。相较于低温多晶硅薄膜晶体管，铟镓锌氧化物薄膜晶体管在关断时的漏电较小，因此第一P型晶体管TP1的栅极端电位较不易因周围其他晶体管的漏电流所影响，可以维持在稳定的电位，因此在低画面更新频率的显示器中，驱动电路100可以有效改善节点A漏电造成画面失真的问题。

详细而言，第一N型晶体管TN1的第一端电性耦接第一P型晶体管TP1的栅极端(节点A)，第一N型晶体管TN1的第二端电性耦接***低电压端VSS，第一N型晶体管TN1的栅极端用以接收第一控制信号S1。

第二N型晶体管TN2的第一端用以接收数据信号DATA，第二N型晶体管TN2的第二端电性耦接第一P型晶体管TP1的第一端，第二N型晶体管TN2的栅极端用以接收第二控制信号S2。

第三N型晶体管TN3的第一端电性耦接第一P型晶体管TP1的第二端，第三N型晶体管TN3的第二端电性耦接第一P型晶体管TP1的栅极端(节点A)以及第一N型晶体管TN1的第一端，第三N型晶体管TN3的栅极端用以接收第三控制信号EM。

电容Cst的第一端电性耦接***高电压端VDD，电容Cst的第二端电性耦接第一P型晶体管TP1的栅极端，电容Cst用以存储第一P型晶体管TP1的栅极端的电压。

第四N型晶体管TN4的第一端电性耦接发光元件L1的第一端，第四N型晶体管TN4的第二端电性耦接***低电压端VSS，第四N型晶体管TN4的栅极端用以接收第一控制信号S1。

图2为依据一实施例，图1中的像素驱动电路100的控制信号的时序图。如图2所示，在像素驱动电路100的控制时序中的一个显示周期可分为三个期间，其分别为重置期间P1、补偿及写入期间P2以及发光期间P3。需特别说明的是，图2中的这些期间的时间长度仅用以示例，并非用以限制本公开文件。

详细而言，第一控制信号S1在重置期间P1具有第一逻辑电平(例如：高逻辑电平VH)；第一控制信号S1在补偿及写入期间P2以及发光期间P3具有第二逻辑电平(例如：低逻辑电平VL)。第二控制信号S2在补偿及写入期间P2具有第一逻辑电平；第二控制信号S2在重置期间P1以及发光期间P3具有第二逻辑电平。第三控制信号EM在重置期间P1以及补偿及写入期间P2具有第一逻辑电平；第三控制信号EM在发光期间P3具有第二逻辑电平。

为使像素驱动电路100的整体操作更加清楚易懂，以下请一并参考图1～3C。图3A为图1中的像素驱动电路100在重置期间P1中的电路状态图。

图3B为图1中的像素驱动电路100在补偿及写入期间P2中的电路状态图。

图3C为图1中的像素驱动电路100在发光期间P3中的电路状态图。

在重置期间P1，由于第一控制信号S1以及第三控制信号EM具有高逻辑电平VH，因此第一N型晶体管TN1以及第三N型晶体管TN3会导通，并且第二P型晶体管TP2以及第三P型晶体管TP3会关断。另一方面，由于第二控制信号S2具有低逻辑电平VL，因此第二N型晶体管TN2会关断。

详细而言，在重置期间P1，***低电压端VSS的电压Vss经由第一N型晶体管TN1传送至第一P型晶体管TP1的栅极端(节点A)，以将第一P型晶体管TP1的栅极端的电位下拉至电压Vss，藉此重置第一P型晶体管TP1的栅极端的电位，并且使第一P型晶体管TP1导通。同时，***低电压端VSS的电压Vss经由第一N型晶体管TN1、第三N型晶体管TN3以及第一P型晶体管TP1传送至节点D，直到第一P型晶体管TP1截止，藉此重置第一P型晶体管TP1的源极端(第一端)的电位。

此时，节点A的电位以及节点D的电位实质上等于***低电压端VSS的电位Vss，并且节点D的电位实质上等于***低电压端VSS的电压Vss加上第一P型晶体管TP1的临界电压的绝对值|Vth|。

值得注意的是，在重置期间P1，由于第一控制信号S1具有高逻辑电平VH，第四N型晶体管TN4会导通，使***低电压端VSS的电位经由第四N型晶体管TN4传送至发光元件L1的第一端，藉此重置发光元件L1的第一端的电位。亦即，节点C的电位实质上等于***低电压端VSS的电压Vss。

藉由第四N型晶体管TN4在重置期间P1将***低电压端VSS的电压Vss传送至发光元件L1的阳极端(第一端)，使发光元件L1的阳极端的电位可以稳定在电压Vss，从而提升画面对比度。

在补偿及写入期间P2，由于第二控制信号S2以及第三控制信号EM具有高逻辑电平VH，因此，第二N型晶体管TN2以及第三N型晶体管TN3会导通，并且第二P型晶体管TP2以及第三P型晶体管TP3会关断。另一方面，由于第一控制信号S1具有低逻辑电平VL，因此第一N型晶体管TN1以及第四N型晶体管TN4会关断。

详细而言，在补偿及写入期间P2初始时，第一P型晶体管TP1的栅极端的电压仍然在Vss，使第一P型晶体管TP1导通。数据信号DATA经由第二N型晶体管TN2、第一P型晶体管TP1以及第三N型晶体管TN3传送至第一P型晶体管TP1的栅极端(节点A)，直到第一P型晶体管TP1截止(当第一P型晶体管TP1的源极端以及栅极端的电位差为第一P型晶体管TP1的临界电压的绝对值|Vth|时，第一P型晶体管TP1截止)，藉此将数据信号DATA写入第一P型晶体管TP1的栅极端。此时，节点D的电位实质上等于数据信号DATA的电压Vdata，因此节点A以及节点B的电位实质上等于(Vdata-|Vth|)。并且，节点C的电位仍维持在电压Vss。

在发光期间P3，由于第三控制信号EM具有低逻辑电平VL，因此第二P型晶体管TP2以及第三P型晶体管TP3会导通，并且第三N型晶体管TN3会关断。并且，由于第一控制信号S1以及第二控制信号S2亦具有低逻辑电平VL，第一N型晶体管TN1、第二N型晶体管TN2以及第四N型晶体管TN4会关断。

详细而言，由于第一N型晶体管TN1、第三N型晶体管TN3以及第四N型晶体管TN4关断，第一P型晶体管TP1的栅极端的电位仍维持在(Vdata-|Vth|)。并且***高电压端VDD的电压Vdd经由第二P型晶体管TP2传送至第一P型晶体管TP1的源极端。因此第一P型晶体管TP1的源极端以及栅极端的跨压(Vsg)为[Vdd-(Vdata-|Vth|)]。

一般而言，P型晶体管所能提供的驱动电流遵守以下公式：Id＝k(Vsg-|Vth|)²。其中，k为相关于第二P型晶体管TP2的元件特性的一常数，|Vth|为第二P型晶体管TP2的临界电压的绝对值。

将上述第二P型晶体管TP2的源极端与栅极端的跨压(Vsg)代入驱动电流Id的公式中，驱动电流Id如下列计算:

Id＝k(Vsg-|Vth|)²

Id＝k{[Vdd-(Vdata-|Vth|)]-|Vth|}²

Id＝k(Vdd-Vdata)²

在发光期间P3，第一P型晶体管TP1提供驱动电流Id＝k(Vdd-Vdata)²给发光元件L1，使发光元件L1依据驱动电流Id的幅值发光。

举例而言，若在补偿及写入期间P2，驱动电路100被写入的数据信号DATA的电压Vdata较大，则由于前述驱动电流Id的公式，发光元件L1在发光期间P3会依据较小的驱动电流Id而在较低的亮度(灰阶)；另一方面，若驱动电路100被写入的数据信号DATA的电压Vdata较小，则由于前述驱动电流Id的公式，发光元件L1在发光期间P3会依据较大的驱动电流Id而在较高的亮度(灰阶)。

请参阅图4A，图4A为图1中节点A的电压示意图。详细而言，图4A绘示当第一P型晶体管TP1的临界电压Vth的变异(ΔVth)介于0.5～-0.5之间中节点A的电压波形图，其中节点A的电压以V_A表示。其中，横轴坐标为时间，单位是微秒(μs)，纵轴坐标为电压，单位是伏特(V)。在图4A的实施例中是以相同数据信号DATA的电压Vdata作示例。

若第一P型晶体管TP1的临界电压Vth的变异(ΔVth)在0.5伏特时，节点A在发光期间P3中的数值会在2.149伏特(V)。

若第一P型晶体管TP1的临界电压Vth的变异(ΔVth)在0伏特时，节点A在发光期间P3中的数值会在1.674伏特(V)。

若第一P型晶体管TP1的临界电压Vth的变异(ΔVth)在-0.5伏特时，节点A在发光期间P3中的数值会在1.145伏特(V)。

请参阅图4B，图4B为图1中电流误差模拟图。在图4B所示的实施例中，左斜线填满代表第一P型晶体管TP1的临界电压Vth的变异(ΔVth)在-0.5伏特(V)时驱动电流Id的电流误差率，右斜线填满代表第一P型晶体管TP1的临界电压Vth的变异(ΔVth)在0.5伏特(V)时驱动电流Id的电流误差率。其中，横轴坐标为电流误差率，单位是百分比(％)，纵轴坐标为电压，单位是伏特(V)。值得一提的是，由于驱动电流Id＝k(Vdd-Vdata)²，Vdata由小至大依序代表灰阶由高至低。如图4B所示，可以看到驱动电流Id的电流误差率大致上在3.14％以下。如此，可以验证驱动电路100可有效补偿第一P型晶体管TP1的临界电压Vth的变异。

在一些常见的做法中，部分的显示器的驱动电路在低、中及高灰阶的驱动电流的电流误差率分别是9.42纳安培(nA)、48.55纳安培(nA)以及57.85纳安培(nA)。在本揭示文件的驱动电路100的架构下，在低、中及高灰阶的驱动电流Id的电流误差率分别是0.01纳安培(nA)、0.51纳安培(nA)以及0.7纳安培(nA)，由此可知，在驱动电流Id的电流路径外的晶体管皆是采用N型晶体管的驱动电路100的架构下，确实可以减少第一P型晶体管TP1的栅极端的漏电。如此，驱动电路100在低、中及高灰阶的驱动电流的电流误差皆可明显降低，从而避免显示画面失真。

综上所述，本揭示文件的驱动电路100具有补偿临界电压的能力，并且将驱动电流Id的电流路径上的晶体管以P型晶体管实施，可以降低导通晶体管时所需的跨压，藉此增加驱动能力，并且将驱动电流Id的电流路径之外的晶体管以N型晶体管实施，可以改善节点A因漏电造成显示画面失真的问题。进一步而言，第三N型晶体管与第二P型晶体管以及第三P型晶体管共用第三控制信号EM，藉以减少产生控制信号的电路的面积。

虽然本公开已以实施方式公开如上，然其并非用以限定本公开，本领域技术人员在不脱离本公开的精神和范围内，当可作各种的更动与润饰，因此本公开的保护范围当视所附权利要求书界定范围为准。

Claims

1.一种驱动电路，包含：

发光元件；

第一P型晶体管，该第一P型晶体管用以提供驱动电流给该发光元件；

第二P型晶体管，其第一端电性耦接***高电压端，其第二端电性耦接该第一P型晶体管的第一端；

第三P型晶体管，其第一端电性耦接该第一P型晶体管的第二端，其第二端电性耦接该发光元件的第一端，其中该发光元件的第二端电性耦接***低电压端；

第一N型晶体管，其第一端电性耦接该第一P型晶体管的第二端，其第二端电性耦接该***低电压端；

第二N型晶体管，其第一端用以接收数据信号，其第二端电性耦接该第一P型晶体管的第一端；以及

第三N型晶体管，其第一端电性耦接该第一P型晶体管的第二端，其第二端电性耦接该第一N型晶体管的第一端。

2.如权利要求1所述的驱动电路，还包含：

电容，其第一端电性耦接该***高电压端，其第二端电性耦接该第一P型晶体管的栅极端。

3.如权利要求1所述的驱动电路，其中：

该第一N型晶体管的栅极端用以接收第一控制信号；

该第二N型晶体管的栅极端用以接收第二控制信号；以及

该第三N型晶体管的栅极端、该第二P型晶体管的栅极端以及该第三P型晶体管的栅极端用以接收第三控制信号。

4.如权利要求3所述的驱动电路，其中在重置期间，该第一控制信号在第一逻辑电平以导通该第一N型晶体管，该第三控制信号在该第一逻辑电平以关断该第二P型晶体管以及该第三P型晶体管且导通该第三N型晶体管，使该***低电压端的电位经由该第一N型晶体管传送至该第一P型晶体管的栅极端并导通该第一P型晶体管，并且该***低电压端的电位经由该第一N型晶体管、该第三N型晶体管以及该第一P型晶体管传送至该第一P型晶体管的第一端。

5.如权利要求3所述的驱动电路，其中在补偿及写入期间，该第二控制信号在第一逻辑电平以导通该第二N型晶体管，该第三控制信号在该第一逻辑电平以关断该第二P型晶体管以及该第三P型晶体管并导通该第三N型晶体管，使该数据信号经由该第二N型晶体管、该第一P型晶体管以及该第三N型晶体管传送至该第一P型晶体管的栅极端，直到该第一P型晶体管截止。

6.如权利要求3所述的驱动电路，其中在发光期间，该第三控制信号在第二逻辑电平以关断该第三N型晶体管并导通该第二P型晶体管以及该第三P型晶体管，使该第一P型晶体管提供该驱动电路给该发光二极管。

7.如权利要求1所述的驱动电路，还包含：

第四N型晶体管，其第一端电性耦接该发光元件的第一端，其第二端电性耦接该***低电压端，其栅极端用以接收第一控制信号。

8.如权利要求7所述的驱动电路，其中在重置期间，该第一控制信号在第一逻辑电平以导通该第四N型晶体管，使该***低电压端的电位经由该第四N型晶体管传送至该发光元件的第一端。

9.如权利要求7所述的驱动电路，其中在补偿及写入期间以及发光期间，该第一控制信号在第二逻辑电平以关断该第四N型晶体管。

10.如权利要求1所述的驱动电路，其中该第一P型晶体管、该第二P型晶体管以及该第三P型晶体管是低温多晶硅薄膜晶体管，其中该第一N型晶体管、该第二N型晶体管、该第三N型晶体管以及该第四N型晶体管是铟镓锌氧化物薄膜晶体管。