CN113763848A - 显示面板 - Google Patents

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CN113763848A CN202010499270.7A CN202010499270A CN113763848A CN 113763848 A CN113763848 A CN 113763848A CN 202010499270 A CN202010499270 A CN 202010499270A CN 113763848 A CN113763848 A CN 113763848A
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戴名柔
蔡嘉豪
程怡瑄
鲁又诚
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Abstract

本揭露提供一种显示面板。所述显示面板包括多条信号线以及测试电路。所述测试电路包括多个晶体管电性连接所述多条信号线。所述多个晶体管设置为至少两组，并且所述至少两组的每一组的晶体管数量小于所述多条信号线的总数。因此，本揭露的显示面板的测试电路可降低在水平方向上的电路放置空间。

Description

显示面板
技术领域
本揭露涉及一种面板，尤其涉及一种设置有测试电路的显示面板。
背景技术
对于小尺寸的显示设备而言，由于显示面板的尺寸与像素间距(Pixel pitch)较小，显示面板的下方***区域在水平方向上并没有足够的电路放置空间来设置点亮测试(Light on Test,LOT)电路。也就是说，小尺寸的显示设备需通过增加显示面板的尺寸来设置点亮测试电路，因此导致小尺寸的显示设备无法达成窄边框的效果。有鉴于此，以下将提出几个实施例的解决方案。
发明内容
本揭露提出一种设置有测试电路的显示面板，可有效减少测试电路在水平方向上的电路放置空间。
根据本揭露的实施例，本揭露的显示面板包括多条信号线以及测试电路。所述测试电路包括多个晶体管电性连接所述多条信号线。所述多个晶体管设置为至少两组，并且所述至少两组的每一组的晶体管数量小于所述多条信号线的总数。
基于上述，本揭露的显示面板可通过将测试电路的多个晶体管分为至少两组，并且在垂直方向上设置为至少两行，以有效地节省测试电路在显示面板的***区域的水平方向上的电路放置空间。
为让本揭露的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本揭露，且附图并入本说明书中并构成本说明书的一部分。附图说明本揭露的实施例，并与描述一起用于解释本揭露的原理。
图1是本揭露的第一实施例的测试电路的示意图；
图2是本揭露的第二实施例的测试电路的示意图；
图3是本揭露的第一实施例的电路的制程布局的示意图；
图4是本揭露的一实施例的晶体管的剖面结构图；
图5是本揭露的第三实施例的测试电路的示意图；
图6是本揭露的第四实施例的测试电路的示意图；
图7是本揭露的第三实施例的电路的制程布局的示意图。
附图标记说明
100、200、300、500、600、700：电路；
110_1～110_6、210_1～210_6、310_1～310_6、400、510_1～510_6、610_1～610_6、710_1～710_6：晶体管；
111_1～111_6、211_1～211_6、311_1～311_6、511_1～511_6、611_1～611_6、711_1～711_6：栅极；
112_1～112_6、212_1～212_6、312_1～312_6、512_1～512_6、612_1～612_6、712_1～712_6：漏极；
113_1～113_6、213_1～213_6、313_1～313_6、513_1～513_6、613_1～613_6、713_1～713_6：源极；
401：基板；
402：缓冲层；
403：栅极绝缘层；
404：金属层间介电质层；
405：绝缘层；
406：平面化层；
407：绝缘层；
410、420、430：金属层；
D1～D6：信号线；
SB、SB1、SB2：控制线；
V1～V6：测试信号线；
P1、P2、P3：方向；
h1～h19、g1～g21：导通孔；
R1：轻掺杂区；
R2、R2’：重掺杂区；
RV：参考线。
具体实施方式
本揭露通篇说明书与所附的权利要求中会使用某些词汇来指称特定组件。本领域技术人员应理解，电子装置制造商可能会以不同的名称来指称相同的组件。本文并不意在区分那些功能相同但名称不同的组件。在下文说明书与权利要求中，“含有”与“包含”等词为开放式词语，因此其应被解释为“含有但不限定为…”之意。
本文中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本揭露。在附图中，各附图示出的是特定实施例中所使用的方法、结构和/或材料的通常性特征。然而，这些附图不应被解释为界定或限制由这些实施例所涵盖的范围或性质。举例来说，为了清楚起见，各膜层、区域和/或结构的相对尺寸、厚度及位置可能缩小或放大。
在本揭露一些实施例中，关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构系直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包含两个结构都可移动，或者两个结构都固定的情况。此外，用语“电性连接”包含任何直接及间接的电性连接手段。
说明书与权利要求中所使用的序数例如“第一”、“第二”等的用词用以修饰组件，其本身并不意含及代表该，或该些，组件有任何之前的序数，也不代表某一组件与另一组件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的组件得以和另一具有相同命名的组件能作出清楚区分。权利要求与说明书中可不使用相同用词，据此，说明书中的第一构件在权利要求中可能为第二构件。须知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的技术特征进行替换、重组、混合以完成其他实施例。
在本揭露的各实施例中，显示面板可例如包括液晶、发光二极管、量子点(quantumdot，QD)、荧光(fluorescence)，磷光(phosphor)，其他适合的材料，或上述材料的组合，但不限于此。发光二极管例如可包括有机发光二极管(organic light emitting diode，OLED)、次毫米发光二极管(mini LED)、微发光二极管(micro LED)或量子点发光二极管(QLED or QDLED)，荧光(fluorescence)、磷光(phosphor)或其他适合的材且其材料可任意排列组合，但不以此为限。在本揭露的各实施例中，所述显示面板可例如是设置于虚拟现实(Virtual Reality，VR)装置中或其他小尺寸的显示设备中。
图1是本揭露的第一实施例的测试电路的示意图。参考图1，电路100包括测试电路以及多条信号线D1～D6。电路100为显示面板的基板上***区域(周边区)的部分电路。在本实施例中，测试电路包括多个晶体管110_1～110_6电性连接信号线D1～D6，并且包括多条测试信号线V1～V6以及控制线SB。在本实施例中，晶体管110_1～110_6设置为两组，其中可分为奇数组(晶体管110_1、110_3、110_5)与偶数组(晶体管110_2、110_4、110_6)。所述两组晶体管分别在第一方向P1(水平方向)上排列，且所述两组晶体管在第二方向P2(垂直方向)上设置为两行。第一方向P1、第二方向P2以及第三方向P3相互垂直。所述两组晶体管分开设置于测试信号线V1～V6以及控制线SB的走线区域的两侧。
值得注意的是，本揭露的测试电路的晶体管数量以及信号线数量仅为举例说明，而不限于图1。真实产品上的测试电路的晶体管数量以及信号线数量远大于图1所呈现的数量，并且其可依据面板规格或面板分辨率，或特殊测试需求而定。在本实施例中，本揭露的多个晶体管设置为至少两组，其中所述至少两组的每一组的晶体管数量小于信号线的总数。另外，从信号线D1～D6朝第二方向P2延伸，显示面板10还可包括像素数组(Pixelarray)，其中信号线D1～D6可例如耦接至像素数组的第一列至第六列的多条数据线，并且测试电路还可例如沿着第一方向P1还类推包括另多个晶体管，其中所述另多个晶体管的配置可如同晶体管110_1～110_6，且例如电性连接至像素数组的第七列至第十二列的数据线。
在本实施例中，晶体管110_1～110_6分别包括栅极111_1～111_6、漏极112_1～112_6以及源极113_1～113_6。晶体管110_1～110_6的栅极111_1～111_6电性连接控制线SB，以接收控制信号。晶体管110_1～110_6的漏极112_1～112_6分别电性连接测试信号线V1～V6，以分别接收测试信号。晶体管110_1～110_6的源极113_1～113_6分别电性连接信号线D1～D6，以经由信号线D1～D6来分别提供驱动信号至对应的像素数组中的对应的多列的像素单元，以例如进行点亮测试(Light-on-Test,LOT)。
更详细而言，在本实施例中，控制线SB以及测试信号线V1～V6沿着第二方向P2依序排列。奇数组的晶体管110_1、110_3、110_5配置在邻近控制线SB的一侧。偶数组的晶体管110_2、110_4、110_6配置在邻近测试信号线V6的一侧，并且相较于奇数组的晶体管110_1、110_3、110_5较靠近像素数组。奇数组的晶体管110_1、110_3、110_5的漏极112_1、112_3、112_5依序地电性连接至奇数条的测试信号线V1、V3、V5，并且源极113_1、113_3、113_5依序地电性连接至奇数条的信号线D1、D3、D5。偶数组的晶体管110_2、110_4、110_6的漏极112_2、112_4、112_6依序地电性连接至偶数条的测试信号线V2、V4、V6，并且源极113_2、113_4、113_6依序地电性连接至偶数条的信号线D2、D4、D6。因此，由于本实施例的测试电路将晶体管110_1～110_6分为奇数组(晶体管110_1、110_3、110_5)与偶数组(晶体管110_2、110_4、110_6)来分开设置在不同行的配置方式，本实施例的测试电路可有效地节省在第一方向P1上的电路放置空间。
然而，本揭露的控制线SB以及测试信号线V1～V6的配置顺序不限于图1。在一实施例中，偶数组的晶体管110_2、110_4、110_6较于奇数组的晶体管110_1、110_3、110_5较靠近像素数组。但是，控制线SB以及测试信号线V1～V6的配置顺序，可以是沿着相反于第二方向P2的方向依序排列。
图2是本揭露的第二实施例的测试电路的示意图。参考图2，电路200包括测试电路以及多条信号线D1～D6。本实施例的测试电路包括多个晶体管210_1～210_6、多条测试信号线V1～V6以及控制线SB。所述多个晶体管210_1～210_6电性连接信号线D1～D6。在本实施例中，晶体管210_1～210_6设置为两组，其中可分为奇数组(晶体管210_1、210_3、210_5)与偶数组(晶体管210_2、210_4、210_6)。所述两组晶体管分别在第一方向P1(水平方向)上排列，且所述两组晶体管在第二方向P2(垂直方向)上设置为两行。所述两组晶体管分开设置于测试信号线V1～V6以及控制线SB的走线区域的两侧。
在本实施例中，晶体管210_1～210_6分别包括栅极211_1～211_6、漏极212_1～212_6以及源极213_1～213_6。晶体管210_1～210_6的栅极211_1～211_6电性连接控制线SB，以接收控制信号。晶体管210_1～210_6的漏极212_1～212_6分别电性连接测试信号线V1～V6，以分别接收测试信号。晶体管210_1～210_6的源极213_1～213_6分别电性连接信号线D1～D6，以经由信号线D1～D6来分别提供驱动信号至对应的像素数组中的对应的多列的像素单元，以例如进行点亮测试。并且，晶体管210_1～210_6与测试信号线V1～V6、控制线SB以及信号线D1～D6的电性连接关系如同图1的晶体管110_1～110_6。
有别于图1，在本实施例中，控制线SB以及测试信号线V1～V6沿着相反于第二方向P2的方向依序排列。奇数组的晶体管210_1、210_3、210_5配置在邻近测试信号线V1的一侧。偶数组的晶体管210_2、210_4、210_6配置在邻近控制线SB的一侧，并且相较于奇数组的晶体管210_1、210_3、210_5较远离像素数组。因此，由于本实施例的测试电路将晶体管210_1～210_6分为奇数组(晶体管210_1、210_3、210_5)与偶数组(晶体管210_2、210_4、210_6)来分开设置在不同行的配置方式，本实施例的测试电路可有效地节省在第一方向P1上的电路放置空间。
然而，本揭露的控制线SB以及测试信号线V1～V6的配置顺序不限于图2。在一实施例中，偶数组的晶体管210_2、210_4、210_6同样较于奇数组的晶体管210_1、210_3、210_5较远离像素数组。但是，测试信号线V1～V6以及控制线SB的配置顺序，可以是沿着第二方向P2的方向依序排列。
另外，附带一提的是，在一测试实施例中，当对某一测试电路进行电路解析时，若此某一测试电路的测试信号线位于此某一测试电路的中间或两行晶体管之间，并且上下两行晶体管所电性连接的信号线为分别间隔跳接，例如每两相邻晶体管为分别电性连接到非连续排列的两条信号线，则此某一测试电路可视为实施以本揭露的图1或图2的测试电路的架构设计。
图3是本揭露的第一实施例的电路的制程布局的示意图。图1的电路100的制程布局(layout)可如图3。参考图3，在本实施例中，电路300包括测试电路以及多条信号线D1～D6。本实施例的测试电路包括多个晶体管310_1～310_6电性连接信号线D1～D6，并且包括多条测试信号线V1～V6以及控制线SB。在本实施例中，晶体管310_1～310_6的栅极311_1～311_6与晶体管310_1～310_6的漏极312_1～312_6以及源极313_1～313_6形成于不同高度的金属层，并且晶体管310_1～310_6的漏极312_1～312_6与源极313_1～313_6形成于相同高度的金属层。在本实施例中，控制线SB以及测试信号线V1～V6沿着第二方向P2依序排列。奇数组的晶体管310_1、310_3、310_5配置在邻近控制线SB的一侧。偶数组的晶体管310_2、310_4、310_6配置在邻近测试信号线V6的一侧，并且相较于奇数组的晶体管310_1、310_3、310_5为靠近像素数组。
在本实施例中，在图3中具有相同底线图案的图形可视为位于显示面板30的同一层金属层。详细而言，在本实施例中，晶体管310_1～310_6的栅极311_1～311_6经由同层金属层的走线来延伸至控制线SB的金属走线下方，并且通过导通孔h1、h8、h15来电性连接至控制线SB。在本实施例中，晶体管310_1～310_5的漏极312_1～312_5经由同层金属层的走线来延伸至各自对应的导通孔h2、h5、h9、h12、h16，接着再经由导通孔h2、h5、h9、h12、h16所电性连接的位于测试信号线V1～V6以及控制线SB的下方金属层的走线来延伸至各自对应的测试信号线V1～V5的金属走线下方，最后经由各自对应的导通孔h3、h6、h10、h13、h17来电性连接至各自对应的测试信号线V1～V5。并且，由晶体管310_6的漏极312_6无须横跨其他信号线，因此晶体管310_6的漏极312_6可经由同层金属的走线来直接延伸并电性连接至测试信号线V6。在本实施例中，晶体管310_1～310_6的源极313_1～313_6经由同层金属层的走线来延伸至各自对应的导通孔h4、h7、h11、h14、h18、h19，接着再经由导通孔h4、h7、h11、h14、h18、h19电性连接至各自对应的信号线D1～D6。并且，信号线D1～D6经由位于测试信号线V1～V6以及控制线SB的上方金属层的走线来朝第二方向P2延伸至显示面板30的像素数组中的对应的多列像素单元。因此，本实施例的测试电路的制程布局方式可有效地节省测试电路在第一方向P1上的电路放置空间。
另外，值得注意的是，由于晶体管310_1～310_5的栅极311_1～311_6与漏极312_1～312_5所延伸至各自导通孔的走线距离较近，因此为了避免晶体管310_1～310_5的栅极311_1～311_6与漏极312_1～312_5所延伸至各自导通孔的走线之间发生短路，因此晶体管310_1～310_5的漏极312_1～312_5延伸至各自对应的导通孔h3、h6、h10、h13、h17的走线皆朝远离于栅极311_1～311_6的方向(相反于第一方向P1)来延伸一段距离后，在延伸至各自对应的导通孔h3、h6、h10、h13、h17。
图4是本揭露的一实施例的晶体管的剖面结构图。本实施例的剖面结构可例如是图3的晶体管310_2沿着参考线RV的第一方向P1与第三方向P3所形成的平面(朝第二方向P2观之)的剖面结构，但本揭露并不限于此。晶体管310_1～310_6皆具有如本实施例的晶体管400的剖面结构。以晶体管310_2的剖面为例，参考图4，晶体管400形成于显示面板的周边区的基板上，其中显示面板在第三方向P3上依序形成基板401、缓冲层402、主动层4031、栅极绝缘层403、金属层间介电质层404、绝缘层405、平面化层406、绝缘层407。在本实施例中，主动层4301包括形成轻掺杂区R1以及重掺杂区R2、R2’，并且轻掺杂区R1位于重掺杂区R2、R2’之间。。在本实施例中，晶体管400的栅极的金属层410形成于栅极绝缘层403上。晶体管400的漏极与源极的金属层420形成于金属层间介电质层404上，并且穿透栅极绝缘层403与金属层间介电质层404来电性连接至重掺杂区R2、R2’。另外，通过晶体管400的漏极上方的信号线的金属层430可形成在绝缘层405上。也就是说，通过晶体管400的漏极上方的信号线的金属层430、晶体管400的栅极的金属层410以及晶体管400的漏极与源极的金属层420分别形成于不同高度的金属层。
图5是本揭露的第三实施例的测试电路的示意图。参考图5，电路500包括测试电路以及多条信号线D1～D6。本实施例的测试电路包括多个晶体管510_1～510_6电性连接信号线D1～D6，并且包括多条测试信号线V1～V6以及控制线SB1、SB2。在本实施例中，晶体管510_1～510_6设置为两组，其中可分为奇数组(晶体管510_1、510_3、510_5)与偶数组(晶体管510_2、510_4、510_6)。所述两组晶体管分别在第一方向P1(水平方向)上排列，且所述两组晶体管在第二方向P2(垂直方向)上设置为两行。所述两组晶体管分开设置于测试信号线V1～V6的走线区域的两侧。并且，控制线SB1、SB2位于晶体管510_1～510_6的两行之外。
在本实施例中，晶体管510_1～510_6分别包括栅极511_1～511_6、漏极512_1～512_6以及源极513_1～513_6。奇数组的晶体管510_1、510_3、510_5的栅极511_1、511_3、511_5电性连接控制线SB1，以接收控制信号。偶数组的晶体管510_2、510_4、510_6的栅极511_2、511_4、511_6电性连接控制线SB2，以接收另一控制信号。晶体管510_1～510_6的漏极512_1～512_6分别电性连接测试信号线V1～V6，以分别接收测试信号。晶体管510_1～510_6的源极513_1～513_6分别电性连接信号线D1～D6，以经由信号线D1～D6来分别提供驱动信号至对应的像素数组中的对应的多列的像素单元，以例如进行点亮测试。
更详细而言，在本实施例中，控制线SB以及测试信号线V1～V6沿着第二方向P2依序排列。奇数组的晶体管510_1、510_3、510_5配置在测试信号线V1与控制线SB1之间。偶数组的晶体管510_2、510_4、510_6配置在测试信号线V6与控制线SB2之间，并且相较于奇数组的晶体管510_1、510_3、510_5较靠近像素数组。奇数组的晶体管510_1、510_3、510_5的漏极512_1、512_3、512_5依序地电性连接至奇数条的测试信号线V1、V3、V5，并且源极513_1、513_3、513_5依序地电性连接至奇数条的信号线D1、D3、D5。偶数组的晶体管510_2、510_4、510_6的漏极512_2、512_4、512_6依序地电性连接至偶数条的测试信号线V2、V4、V6，并且源极513_2、513_4、513_6依序地电性连接至偶数条的信号线D2、D4、D6。因此，由于本实施例的测试电路将晶体管510_1～510_6分为奇数组(晶体管510_1、510_3、510_5)与偶数组(晶体管510_2、510_4、510_6)来分开设置在不同行的配置方式，本实施例的测试电路可有效地节省在第一方向P1上的电路放置空间。
然而，本揭露的测试信号线V1～V6的配置顺序不限于图5。在一实施例中，偶数组的晶体管510_2、510_4、510_6同样相较于奇数组晶体管510_1、510_3、510_5较靠近像素数组。但是，测试信号线V1～V6的配置顺序，可以是沿着相反于第二方向P2的方向依序排列。
图6是本揭露的第四实施例的测试电路的示意图。参考图6，电路600包括测试电路以及多条信号线D1～D6。本实施例的测试电路包括晶体管610_1～610_6电性连接信号线D1～D6，并且包括多条测试信号线V1～V6以及控制线SB1、SB2。在本实施例中，晶体管610_1～610_6设置为两组，其中可分为奇数组(晶体管610_1、610_3、610_5)与偶数组(晶体管610_2、610_4、610_6)。所述两组晶体管分别在第一方向P1(水平方向)上排列，且所述两组晶体管在第二方向P2(垂直方向)上设置为两行。所述两组晶体管分开设置于测试信号线V1～V6的走线区域的两侧。并且，控制线SB1、SB2位于晶体管610_1～610_6的两行之外。
在本实施例中，晶体管610_1～610_6分别包括栅极611_1～611_6、漏极612_1～612_6以及源极613_1～613_6。奇数组的晶体管610_1、610_3、610_5的栅极611_1、611_3、611_5电性连接控制线SB1，以接收控制信号。偶数组的晶体管610_2、610_4、610_6的栅极611_2、611_4、611_6电性连接控制线SB2，以接收另一控制信号。晶体管610_1～610_6的漏极612_1～612_6分别电性连接测试信号线V1～V6，以分别接收测试信号。晶体管610_1～610_6的源极613_1～613_6分别电性连接信号线D1～D6，以经由信号线D1～D6来分别提供驱动信号至对应的像素数组中的对应的多列的像素单元，以例如进行点亮测试。
有别于图5，在本实施例中，控制线SB1、SB2的走线位置与图5相反，并且测试信号线V1～V6沿着相反于第二方向P2的方向依序排列。偶数组的晶体管610_2、610_4、610_6相较于奇数组的晶体管610_1、610_3、610_5较远离像素数组。因此，由于本实施例的测试电路将晶体管610_1～610_6分为奇数组(晶体管610_1、610_3、610_5)与偶数组(晶体管610_2、610_4、610_6)来分开设置在不同行的配置方式，本实施例的测试电路600可有效地节省在第一方向P1上的电路放置空间。
然而，本揭露的测试信号线V1～V6的配置顺序不限于图6。在一实施例中，偶数组的晶体管610_2、610_4、610_6同样相较于奇数组610_1、610_3、610_5较远离像素数组。但是，测试信号线V1～V6的配置顺序，可以是沿着相反于第二方向P2的方向依序排列。
另外，附带一提的是，在一测试实施例中，当对某一测试电路进行电路解析时，若此某一测试电路的测试信号线位于此某一测试电路的中间或两行晶体管之间，并且上下两行晶体管所电性连接的信号线为分别间隔跳接，例如每两相邻晶体管为分别电性连接到非连续排列的两条信号线，则此某一测试电路可视为实施以本揭露的图5或图6的测试电路的架构设计。或者，在另一测试实施例中，当对某一测试电路进行电路解析时，若此某一测试电路可具有两条控制线位于两行晶体管之外，则此某一测试电路亦可视为实施以本揭露的图5或图6的测试电路500、600的架构设计。
图7是本揭露的第三实施例的电路的制程布局的示意图。图5的电路500的制程布局可如图7。参考图7，在本实施例中，电路700包括测试电路以及多条信号线D1～D6。本实施例的测试电路包括多个晶体管710_1～710_6电性连接信号线D1～D6，并且包括多条测试信号线V1～V6以及控制线SB1、SB2。在本实施例中，晶体管710_1～710_6的栅极711_1～711_6与晶体管710_1～710_6的漏极712_1～712_6以及源极713_1～713_6形成于不同高度的金属层，并且晶体管710_1～710_6的漏极712_1～712_6与源极713_1～713_6形成于相同高度的金属层。在本实施例中，测试信号线V1～V6沿着第二方向P2依序排列。奇数组的晶体管710_1、710_3、710_5配置在邻近测试信号线V1的一侧。偶数组的晶体管710_2、710_4、710_6配置在邻近测试信号线V6的一侧，并且相较于奇数组的晶体管710_1、710_3、710_5较靠近像素数组。控制线SB1位于奇数组的晶体管710_1、710_3、710_5的远离测试信号线V1的一侧，并且控制线SB2位于偶数组的晶体管710_2、710_4、710_6的远离测试信号线V6的一侧。
在本实施例中，在图7中具有相同底线图案的图形可视为位于显示面板70的同一层金属层。详细而言，在本实施例中，晶体管710_1～710_6的栅极711_1～711_6经由同层金属层的走线来延伸至各自对应的控制线SB1、SB2的金属走线下方，并且通过导通孔g1、g4、g8、g12、g16、g20来电性连接至自对应的控制线SB1、SB2。在本实施例中，晶体管710_2～710_5的漏极712_2～712_5经由同层金属层的走线来延伸至各自对应的导通孔g5、g9、g13、g17，接着再经由导通孔g5、g9、g13、g17所电性连接的位于测试信号线V1～V6以及控制线SB的下方金属层的走线来延伸至各自对应的测试信号线V2～V5的金属走线下方，最后经由各自对应的导通孔g6、g10、g14、g18来电性连接至各自对应的测试信号线V2～V5。并且，由晶体管710_1、710_6的漏极712_1、712_6无须横跨其他信号线，因此晶体管710_1、710_6的漏极712_1、712_6可分别经由同层金属的走线来直接延伸并电性连接至测试信号线V1、V6。在本实施例中，晶体管710_1～710_6的源极713_1～713_6经由同层金属层的走线来延伸至各自对应的导通孔g3、g7、g11、g15、g19、g21，接着再经由导通孔g3、g7、g11、g15、g19、g21电性连接至各自对应的信号线D1～D6。并且，信号线D1～D6经由位于测试信号线V1～V6以及控制线SB的上方金属层的走线来朝第二方向P2延伸至显示面板70的像素数组中的对应的多列像素单元。因此，本实施例的测试电路的制程布局方式可有效地节省测试电路在第一方向P1上的电路放置空间，并且可有效避免各晶体管710_1～710_6的栅极711_1～711_6与漏极712_1～712_6的走线之间发生短路的情况。
综上所述，本揭露的显示面板的测试电路可通过将多个晶体管分为两行来设置在测试信号线的两侧，以使有效地减少在水平方向上的电路放置空间，而有助于实现窄边框的效果。并且，本揭露的显示面板的测试电路还可进一步将两行晶体管分别电性连接至两条控制线，其中所述两条控制线设置在两条控制线的外侧，以有效避免各晶体管的栅极与漏极的走线之间发生短路的情况。
最后应说明的是：以上各实施例仅用以说明本揭露的技术方案，而非对其限制，其中各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用；尽管参照前述各实施例对本揭露进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本揭露各实施例技术方案的范围。

Claims (10)

1.一种显示面板，其特征在于，包括：
多条信号线；以及
测试电路，包括多个晶体管电性连接所述多条信号线，
其中所述多个晶体管设置为至少两组，并且所述至少两组的每一组的晶体管数量小于所述多条信号线的总数。
2.根据权利要求1所述的显示面板，其特征在于，所述多个晶体管设置为至少两行。
3.根据权利要求2所述的显示面板，其特征在于，所述多个晶体管设置为两行。
4.根据权利要求3所述的显示面板，其特征在于，所述一行中的晶体管依序地电性连接至所述多条信号线的奇数条，并且另一行中的晶体管依序地电性连接至所述多条信号线的偶数条。
5.根据权利要求3所述的显示面板，其特征在于，所述多个晶体管受控于来自控制线的控制信号。
6.根据权利要求5所述的显示面板，其特征在于，所述控制线位于所述两行之间。
7.根据权利要求5所述的显示面板，其特征在于，所述控制线位于所述两行之外。
8.根据权利要求5所述的显示面板，其特征在于，所述控制线的数量为两条，并且分别位于所述两行之外的不同侧。
9.根据权利要求3所述的显示面板，其特征在于，所述测试电路还包括多条测试信号线，并且所述一行中的晶体管依序地电性连接至所述多条测试信号线的奇数条，并且另一行中的晶体管依序地电性连接至所述多条测试信号线的偶数条。
10.根据权利要求9所述的显示面板，其特征在于，所述多条测试信号线位于所述两行之间。
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