CN113360430A - 动态随机存取存储器***通信架构 - Google Patents

Abstract

本发明提供一种动态随机存取存储器***通信架构，基于双倍速率同步动态随机存储器标准，包括：动态随机存取存储器芯片组、数据输入输出开关电路、内存控制器，其中，数据输入输出开关电路为用于控制动态随机存取存储器芯片组中每一个动态随机存取存储器芯片的数据输入输出选择信号和数据输入输出信号方向的开关阵列，开关阵列用于调整移相器；内存控制器用于通过不同的片选信号独立控制每一个动态随机存取存储器芯片，以实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动；内存控制器用于控制数据输入输出开关电路的开关阵列，以便建立不同芯片之间的数据通路。

Description

动态随机存取存储器***通信架构

技术领域

本领域涉及通信领域，尤其地，涉及一种基于双倍速率同步动态随机存储器(DDR)标准的动态随机存取存储器(DRAM)***通信架构。

背景技术

随着大数据、人工智能时代的到来，数据的存储和移动逐渐成为现有计算***的瓶颈。内存和CPU之间的通信主要是通过很长的板级总线作为媒介，这种方式会带来巨大的延时和能量开销，在一些特殊场景，例如，fork system call(分叉***调用)、mysql(关系型数据库管理***)和shell script(脚本)等，其中存在大量的数据复制和初始化清零操作。

目前，对于数据复制、移动及初始化清零等操作的做法，如图1所示，一般是先由CPU执行LOAD指令，给内存控制器MC(Memory Controller)发送读请求把数据从源地址读到CPU寄存器中，然后再通过执行STORE指令，把数据再通过板级数据总线给存回内存目的地址。但是在这个情景下，CPU并不处理数据，只是相当于一个数据的搬运工，这严重浪费了有限的板级总线带宽以及能量，并占用了CPU的资源，加剧了内存和CPU的“内存墙”问题。

发明内容

有鉴于此，本发明提供了一种动态随机存取存储器***通信架构，其基于双倍速率同步动态随机存储器标准，不需要对现有的动态随机存取存储器芯片做出任何修改并且可以实现并行的数据通信，以较小的硬件开销就可以明显的提升动态随机存取存储器***片间通信的效率且减少了能耗。

为了实现上述目的，本发明提供的一种动态随机存取存储器***通信架构，***通信架构基于双倍速率同步动态随机存储器标准，***通信架构包括：动态随机存取存储器芯片组、数据输入输出开关电路、内存控制器，其中，数据输入输出开关电路为用于控制动态随机存取存储器芯片组中每一个动态随机存取存储器芯片的数据输入输出选择信号和数据输入输出信号方向的开关阵列，开关阵列用于调整移相器，以便调整动态随机存取存储器写状态的数据输入输出选择信号相位和数据输入输出信号相位；内存控制器用于通过不同的片选信号独立控制每一个动态随机存取存储器芯片，以实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动；内存控制器用于控制数据输入输出开关电路的开关阵列，以便建立不同动态随机存取存储器芯片之间的数据通路。

根据本发明的实施例，该***通信架构还包括：***电路部分，***电路部分包括片选信号译码器，片选信号译码器便于内存控制器控制不同的动态随机存取存储器芯片。

根据本发明的实施例，其中，数据输入输出开关电路用于建立内存控制器到动态随机存取存储器芯片的数据通路和动态随机存取存储器芯片之间数据输入输出信号的数据通路。

根据本发明的实施例，其中，移相器设置于数据输入输出开关电路内部，用于连接两个动态随机存取存储器芯片的数据输入输出选择信号端口，使得读芯片的数据输入输出选择信号相位后移90°后作为输入信号送至写芯片的数据输入输出选择信号端口。

根据本发明的实施例，其中，动态随机存取存储器芯片组中动态随机存取存储器芯片包括以下一种：DDR2、DDR3、DDR4，其中，DDR表征双倍速率同步动态随机存储器。

根据本发明的实施例，其中，内存控制器支持动态随机存取存储器芯片间数据移动的工作模式包括：在双倍速率同步动态随机存储器初始化阶段通过配置模式寄存器设置读延迟RL和写延迟WL，使RL＝WL+1；动态随机存取存储器芯片C1接收到内存控制器发送的第一激活命令和源数据所在行地址；动态随机存取存储器芯片C2接收到内存控制器发送的第二激活命令和目的地址相应行；动态随机存取存储器芯片C1满足第一预设时序参数时，接收到内存控制器发送的读命令和源数据目标列；动态随机存取存储器芯片C2满足第二预设时序参数时，接收到内存控制器发送的写命令和目的地址相应列；在预设突发长度BL值之后，再重复上述步骤，实现动态随机存取存储器芯片C1无缝的读操作到动态随机存取存储器芯片C2无缝的写操作。

根据本发明的实施例，其中，数据通路用于实现数据移动的方式包括：在动态随机存取存储器芯片组内部中，每一个动态随机存取存储器芯片在没有资源冲突的情况下实现并行的数据移动。

根据本发明的实施例，其中，数据通路用于实现数据移动的方式包括：在每一个动态随机存取存储器芯片数据输入输出选择信号和数据输入输出信号驱动能力达到满足预设条件的情况下，利用一个动态随机存取存储器芯片读出来的数据驱动至少两个动态随机存取存储器芯片，实现一对多的多次数据移动。

根据本发明的实施例，其中，数据通路用于实现数据移动的方式还包括：在动态随机存取存储器芯片组之间，同一通道内部，将从一个动态随机存取存储器芯片组读出来的数据驱动另一个动态随机存取存储器芯片组，实现数据移动。

根据本发明的实施例，其中，实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动包括：从源地址动态随机存取存储器芯片读操作满足源地址动态随机存取存储器芯片中的数据输入输出选择信号和数据输入输出信号的边沿对齐；目标地址动态随机存取存储器芯片写操作满足目标地址动态随机存取存储器芯片中的数据输入输出选择信号和数据输入输出信号的中心对齐。

根据本发明的实施例，通过本发明提供的动态随机存取存储器***通信架构，基于双倍速率同步动态随机存储器标准，利用其数据输入输出开关电路建立内存控制器到动态随机存取存储器的数据通路以及建立动态随机存取存储器芯片间数据输入输出信号的数据通路，从而减少硬件开销，从而实现在较小的硬件开销情况下以较高的总线利用率实现大量的数据搬移，具有效率高，能耗小，成本低等诸多优势。

附图说明

图1为现有技术中动态随机存取存储器***在实现片间数据搬移的过程示意图；

图2为本发明实施例提供的一种动态随机存取存储器***通信架构示意图；

图3为基于双倍速率同步动态随机存储器标准规定的读操作时序图；

图4为基于双倍速率同步动态随机存储器标准规定的写操作时序图；

图5(a)为本发明实施例提供的***架构中数据输入输出原理示意图；

图5(b)为本发明实施例提供的***架构中移相器电路示意图；

图6为本发明实施例提供的***架构内存控制器的时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本发明提供了一种动态随机存取存储器(DRAM)***通信架构，该***通信架构基于双倍速率同步动态随机存储器(DDR)标准，例如，图2为本发明实施例提供的一种动态随机存取存储器***通信架构示意图。

如图2所示，该***通信架构包括：动态随机存取存储器芯片组(DRAM Rank)、数据输入输出开关(DS)电路、内存控制器(MC)。下面就该***架构各部分作以详细说明。

动态随机存取存储器芯片组(DRAM Rank)即为DRAM芯片部分，即RxCy，RxCy代表处于Rank x上的Chip y，其中x和y代表数字小标。DRAM芯片可以包括但不限于以下之一：DDR2、DDR3、DDR4，在此只要适用于本发明架构的DRAM芯片就可以，不作具体限定。

根据本发明的实施例，动态随机存取存储器(DRAM)的操作主要是通过给其4个输入端口：片选信号CS#、行地址选通RAS#、列地址选通CAS#和读写信号WE#输入相应的高低电平，从而控制DRAM的激活、读/写、预充电和刷新等操作。

根据本发明的实施例，本发明提供的DRAM***通信架构是基于双倍速率同步动态随机存储器(DDR)标准，以DDR4的读写操作为例，简要说明该DDR标准的读过程和写过程的时序图。需要说明的是，对于DRAM芯片以DDR4为例说明，并不用于限制本发明保护范围，只要适用于本发明***通信架构的DRAM芯片都在本发明的保护范围之内。

图3是基于双倍速率同步动态随机存储器标准规定的读操作时序图。

如图3所示，当DRAM处于空闲状态时，首先发送ACT命令激活相应的行，然后发送读(READ)命令和相应的列地址，从图2中可以看出，在等待读延迟(RL)＝11之后数据开始从数据输入输出(DQ)信号端口输出，这时数据输入输出选择(DQS)信号作为DQ的选通信号，相当于DQ有效信号。此时，DQS和DQ满足边沿对齐，DQ和DQS是I/O(输入/输出)双向端口，读过程中DQ和DQS由DRAM芯片内部电路驱动，相当于输出端口。

图4是基于双倍速率同步动态随机存储器标准规定的写操作时序图。

如图4所示，当DRAM处于空闲状态时，首先发送ACT命令激活相应的行，然后发送写(WRITE)命令和相应的列地址，在等待写延迟(WL)＝9之后数据开始由DQ信号端口输入到DRAM芯片内部，此时DQS作为DQ的选通信号，相当于DQ有效信号。此时，DQS和DQ满足中心对齐，写过程中DQ和DQS由外部电路驱动，相当于DRAM输入端口。

数据输入输出开关(DS)电路为用于控制动态随机存取存储器芯片组DRAM Rank中每一个动态随机存取存储器(DRAM)芯片的数据输入输出选择(DQS)信号和数据输入输出(DQ)信号方向的开关阵列，开关阵列用于调整移相器，以便调整DRAM写状态的数据输入输出选择(DQS)信号相位和数据输入输出(DQ)信号相位。

根据本发明的实施例，DS电路是本发明整个***通信架构的核心，其实质是一个DRAM DQ总线的交叉开关，用于建立内存控制器(MC)到动态随机存取存储器(DRAM)芯片的数据通路和动态随机存取存储器(DRAM)芯片之间数据输入输出(DQ)信号的数据通路。其功能简单，实现起来并不复杂，其所带来的硬件开销较小。

例如，图5(a)为本发明实施例提供的***架构中数据输入输出原理示意图；图5(b)为本发明实施例提供的***架构中移相器电路示意图。

如图5(a)所示，以2×2规模为例说明DS电路原理，DS电路可以包括数据通路双向开关K1、K2和Kx、Ky。DS电路主要包括两个部分：其一对DQS的路径改变，其二对DQ的路径改变。路径改变由双向开关K1、K2和Kx、Ky完成，其中，双向开关K1、K2和Kx、Ky由内存控制器MC来控制。

在图5(a)中所示，相关技术中，在正常的CPU访问DRAM的过程中，开关Kx和K1组成一对开关都往上打，使得DQSx和DQS1连接，并且使DQx和DQ1相连；相应的，开关Ky和K2组成一对开关都往下打，使得DQSy和DQS2连接，并且使DQy和DQ2相连，从而组成了常规的DRAM***通信架构(如图1所示)。

根据本发明的实施例，在芯片间数据快速搬移的工作模式下，例如，假设需要把DRAM芯片C1中的一部分数据拷贝到芯片C2中，DQ1和DQ2分别是两个芯片的数据总线，那么此时DQ1应该是C1的输出信号由C1的内部电路驱动，而DQ2则是C2的输入信号由外部电路驱动，C2负责采样并写入其中的存储单元。在这种工作模式下，DS需要完成将DQS1和DQS2、DQ1和DQ2相连。

结合图5(a)-图5(b)所示，DS完成将DQS1和DQS2、DQ1和DQ2相连包括：由内存控制器MC控制开关K1和K2使DQS1和DQS2相连，使DQ1和DQ2相连，并且使能DQS之间的移相器Phase shifter。

根据本发明的实施例，本发明的工作模式与常规的模式不同的是需要使能移相器。从图2-图3介绍的DDR4的读写时序图可知，在DRAM读和写的操作中为了增加接收方在采样DQ信号的可靠性，让读和写的DQS和DQ的对齐方式上有所区别，两者相差90°，因此需要用一个移相器将C1到C2的DQS信号做相移。图5(b)为一种可能的移相电路。

根据本发明的实施例，移相器设置于数据输入输出开关(DS)电路内部，用于连接两个动态随机存取存储器DRAM芯片的数据输入输出选择(DQS)信号端口，使得读芯片的数据输入输出选择(DQS)信号相位后移90°后作为输入信号送至写芯片的数据输入输出选择(DQS)信号端口。

需要说明的是，图5(a)中的2×2规模只是示例性说明，可以将DS拓展为支持更多的DRAM芯片互联结构。

内存控制器(MC)，用于通过不同的片选信号(CS#)独立控制每一个动态随机存取存储器DRAM芯片，以实现数据从源地址动态随机存取存储器DRAM芯片读操作至目标地址动态随机存取存储器DRAM芯片写操作的移动；用于控制数据输入输出开关(DS)电路的开关阵列，以便建立不同DRAM芯片之间的数据通路。

根据本发明的实施例，内存控制器(MC)部分主要是对现有的DRAM内存控制器的拓展以支持新的片间数据搬移DRAM架构，主要的改变还是DRAM片选信号CS#的控制方式。

根据本发明的实施例，在之前常规的DRAM***通信架构中，一个DRAM Rank是由同一个CS#进行控制，比如在DDR4 DQ总线的数据位宽为16的情况下一个Rank会由4片DRAMchip组成，从而一个DRAM通道的数据总线位宽是64bit，而这4片DRAM芯片的片选信号是同一个CS#；但本发明中支持新的片间数据搬移DRAM架构中则需要对每一块DRAM芯片分别控制它的读/写状态，因此，需要将每一块DRAM芯片的片选信号CS#都需要分开。

内存控制器(MC)支持动态随机存取存储器DRAM芯片间数据移动的工作模式包括：

在双倍速率同步动态随机存储器(DDR)初始化阶段通过配置模式寄存器(MR)设置读延迟(RL)和写延迟(WL)，使RL＝WL+1；

动态随机存取存储器DRAM芯片C1接收到内存控制器(MC)发送的第一激活命令和源数据所在行地址；

动态随机存取存储器DRAM芯片C2接收到内存控制器(MC)发送的第二激活命令和目的地址相应行；

动态随机存取存储器DRAM芯片C1满足第一预设时序参数时，接收到内存控制器(MC)发送的读命令和源数据目标列；

动态随机存取存储器DRAM芯片C2满足第二预设时序参数时，接收到内存控制器(MC)发送的写命令和目的地址相应列；

在预设突发长度(BL)值之后，再重复上述步骤，实现动态随机存取存储器DRAM芯片C1无缝的读操作到动态随机存取存储器DRAM芯片C2无缝的写操作。

下面以具体实施例具体说明内存控制器MC的控制流程，但该具体实施例只是举例说明，并不用于限制本发明。

图6为本发明实施例提供的***架构内存控制器的时序图。

如图6所示，图6中CMD1、ADDR1、DQS1和DQ1分别表示DRAM芯片C1的端口信号，CMD2、ADDR2、DQS2和DQ2分别表示DRAM芯片C2的端口信号。RL即Read Latency表示从DRAM接收到读命令到DRAM把数据送到输出端口驱动DQ数据总线的时间间隔，更准确地说是从内存控制器MC发送READ命令给DRAM使其进入读状态，到MC可以在DQ上可以读到第一个数据的时间间隔。相应的，WL表示DRAM接收到写命令到MC驱动DQ把要写入的第一个数据放到总线上的时间间隔。在DDR的标准中RL和WL都可以在初始化DDR的时候设置相应的模式寄存器MR确定。

结合图6所示，下面介绍本发明中DRAM芯片间的数据搬移时，内存控制器MC需要完成的工作，假设需要从DRAM芯片C1的第1行(Row1)中第1列(Col 1)和第2列(Col 2)芯片以突发长度BL为8向DRAM芯片C2的第2行(Row2)中的第x列(Col x)和第y列(Col y)搬移数据。MC的控制流程如下：

a)在第2边沿，C1接受到内存控制器MC发送的ACT Row1命令，激活数据源行地址。

b)在第4边沿，C2接收到MC发送的ACT Row2命令，激活目的地址行地址。

c)在第8边沿，C1满足时序参数tRCD收到MC发送的READ Col 1命令，在经过RL＝11的延时之后，第一个读出数据D0将从DQ1输出。其中，时序参数tRCD表示为行地址选通脉冲至列地址选通脉冲的延迟。

d)在第10边沿，C2满足时序参数tRCD收到MC发送的WRITE Colx命令，经过WL＝10的延时之后，第一个需要写入的数据D0将从DQ2输入。

e)在第12边沿，MC发送READ Col 2给C1，此时距上次给C1发送READ Col 1命令过去的时间正好是4个edge，从而可以达到无缝的读操作。

f)在第14边沿，MC发送WRITE Col y给C2，此时距上次给C2发送WRITE Col x命令过去的时间正好是4个edge，从而可以达到无缝的写操作。

g)在第18边沿，这时从C1的读操作的第1个数据从DQ1输出，直接将DQ1的输出接到DQ2的输入上。经过移相器将DQ1相位往后移动90°输入给DQS2，那么由C1读操作DQS1和DQ1边沿对齐就转变成了对C2写操作输入DQS2和DQ2信号的中心对齐。

根据本发明的实施例，经过在初始化DDR阶段设置合适RL和WL的延时参数(即，使RL＝WL+1)，可以实现对C1无缝的读到对C2无缝的写操作，DQ数据总线的利用率可以一直处于最高值。

根据本发明的实施例，在上述发的数据搬移过程中，由DS组成的数据通路可以支持以下几种大量数据搬移的情况：

a.在DRAM Rank内部中，每一个DRAM芯片在没有资源冲突的情况下实现并行的数据移动。具体地，针对Rank内操作可以按照上述操作流程，并且因为由Rank之间DS的隔离作用可以使其数据搬移均在Rank内部完成，譬如Rank x和Rank y内部的数据搬移操作互不影响，这也就意味着Rank内部的数据搬移操作完全可以进行Rank层级的并行操作。

b.在每一个DRAM芯片数据输入输出选择(DQS)信号和数据输入输出(DQ)信号驱动能力达到满足预设条件的情况下，利用一个动态随机存取存储器DRAM芯片读出来的数据驱动至少两个DRAM芯片，实现一对多的多次数据移动。具体地，在一块DRAM芯片DQS和DQ信号驱动能力足够的情况下，可以让内存控制器MC控制DS的开关阵列，使一块DRAM芯片读出来的数据去驱动多块DRAM芯片，从而实现一对多的多次数据拷贝即利用DQ数据总线的完成多播操作，这样可以较大地增加DRAM片间数据搬移的效率，提升有限的DQ带宽的利用率。

c.在动态随机存取存储器芯片组DRAM Rank之间，同一通道内部，将从一个动态随机存取存储器芯片组DRAM Rank读出来的数据驱动另一个动态随机存取存储器芯片组DRAMRank，实现数据移动。具体地，若数据搬移发生在同一个通道中的不同Rank之间，那么也可以用上述的方法将Rank x设为读状态，将Rank y设置为写状态，选择合适的DS开关方向使Rank x的读出数据直接驱动Rank y，只不过此时由于占用了共享的通道DQ总线，无法实现数据搬移并行操作。

根据本发明的实施例，本发明提供的DRAM***通信架构还包括***电路部分，该***电路部分包括片选信号译码器CS#DEC，CS#DEC便于内存控制器(MC)控制不同的动态随机存取存储器DRAM芯片，以避免内存控制器MC需要产生大量的CS信号，走过很长的板级总线。

根据本发明的实施例，对于大量数据需初始化的情况，比如数据清零。利用本架构可以高效快速的完成，首先在正常的DRAM访问模式下由CPU通过MC往芯片C1写初始化数据0。然后让***切换成快速数据搬移的模式，设置合适的DS开关方向建立多播的数据通路。最后通过上述的MC控制流程的步骤从C1复制到DRAM C2、C3等多个DRAM芯片，实现快速初始化数据。

需要说明的是，在数据搬移过程中，CPU仍可通过MC完成对DRAM的访问。具体地，在Rank1内部各个DRAM芯片之间搬移数据时，由于DS的隔离作用，相当于把Rank1的DQS和DQ信号从DRAM Channel的数据总线上分隔开，内存控制器MC仍让可以通过配置Rank2的DS开关阵列，使Rank2的DQ与通道的数据总线相连。这样就建立了MC到Rank2的数据通路，那么也自然可以在Rank1处于片间数据搬移的情况下，CPU访问Rank2的数据。这种工作方式可以隐藏在搬移数据使产生的延时。

根据本发明的实施例，通过提供的一种基于DDR标准在DRAM***内片间层次的数据通信架构，先利用MC将一块DRAM芯片C1设置为读状态，将另一块DRAM芯片C2设置为写状态，并且将C1和C2的数据端口连接到一起，此时C1的输出即为C2的输入，从而需要搬移的数据就从C1被读出写入C2内，在DDR标准指出满足一定的时序要求的情况下发送Read/Write命令可以实现无缝的读/写操作，从而实现利用现有的片间互联总线，在数据通信期间一直以极高的数据总线利用率进行数据搬移，实现一定程度的并行操作，具有效率高，能耗小，成本低的诸多优势。

以上的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种动态随机存取存储器***通信架构，所述***通信架构基于双倍速率同步动态随机存储器标准，所述***通信架构包括：动态随机存取存储器芯片组、数据输入输出开关电路、内存控制器，其中，

所述数据输入输出开关电路为用于控制所述动态随机存取存储器芯片组中每一个动态随机存取存储器芯片的数据输入输出选择信号和数据输入输出信号方向的开关阵列，所述开关阵列用于调整移相器，以便调整所述动态随机存取存储器写状态的所述数据输入输出选择信号相位和所述数据输入输出信号相位；

所述内存控制器，用于通过不同的片选信号独立控制每一个所述动态随机存取存储器芯片，以实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动；

所述内存控制器用于控制所述数据输入输出开关电路的开关阵列，以便建立不同所述动态随机存取存储器芯片之间的数据通路。

2.根据权利要求1所述的***通信架构，还包括：***电路部分，所述***电路部分包括片选信号译码器，所述片选信号译码器便于所述内存控制器控制不同的所述动态随机存取存储器芯片。

3.根据权利要求1所述的***通信架构，其中，所述数据输入输出开关电路用于建立所述内存控制器到所述动态随机存取存储器芯片的数据通路和所述动态随机存取存储器芯片之间所述数据输入输出信号的数据通路。

4.根据权利要求1所述的***通信架构，其中，所述移相器设置于所述数据输入输出开关电路内部，用于连接两个所述动态随机存取存储器芯片的数据输入输出选择信号端口，使得读芯片的所述数据输入输出选择信号相位后移90°后作为输入信号送至写芯片的数据输入输出选择信号端口。

5.根据权利要求1所述的***通信架构，其中，所述动态随机存取存储器芯片组中动态随机存取存储器芯片包括以下一种：DDR2、DDR3、DDR4，其中，DDR表征双倍速率同步动态随机存储器。

6.根据权利要求1所述的***通信架构，其中，所述内存控制器支持所述动态随机存取存储器芯片间数据移动的工作模式包括：

在双倍速率同步动态随机存储器初始化阶段通过配置模式寄存器设置读延迟RL和写延迟WL，使RL＝WL+1；

动态随机存取存储器芯片C1接收到所述内存控制器发送的第一激活命令和源数据所在行地址；

动态随机存取存储器芯片C2接收到所述内存控制器发送的第二激活命令和目的地址相应行；

所述动态随机存取存储器芯片C1满足第一预设时序参数时，接收到所述内存控制器发送的读命令和源数据目标列；

所述动态随机存取存储器芯片C2满足第二预设时序参数时，接收到所述内存控制器发送的写命令和目的地址相应列；

在预设突发长度值之后，再重复上述步骤，实现所述动态随机存取存储器芯片C1无缝的读操作到所述动态随机存取存储器芯片C2无缝的写操作。

7.根据权利要求1所述的***通信架构，其中，所述数据通路用于实现数据移动的方式包括：在所述动态随机存取存储器芯片组内部中，每一个所述动态随机存取存储器芯片在没有资源冲突的情况下实现并行的数据移动。

8.根据权利要求1所述的***通信架构，其中，所述数据通路用于实现数据移动的方式包括：在每一个所述动态随机存取存储器芯片所述数据输入输出选择信号和所述数据输入输出信号驱动能力达到满足预设条件的情况下，利用一个所述动态随机存取存储器芯片读出来的数据驱动至少两个所述动态随机存取存储器芯片，实现一对多的多次数据移动。

9.根据权利要求1所述的***通信架构，其中，所述数据通路用于实现数据移动的方式还包括：在所述动态随机存取存储器芯片组之间，同一通道内部，将从一个所述动态随机存取存储器芯片组读出来的数据驱动另一个所述动态随机存取存储器芯片组，实现数据移动。

10.根据权利要求1所述的***通信架构，其中，所述实现数据从源地址动态随机存取存储器芯片读操作至目标地址动态随机存取存储器芯片写操作的移动包括：

所述从源地址动态随机存取存储器芯片读操作满足所述源地址动态随机存取存储器芯片中的所述数据输入输出选择信号和所述数据输入输出信号的边沿对齐；

所述目标地址动态随机存取存储器芯片写操作满足所述目标地址动态随机存取存储器芯片中的所述数据输入输出选择信号和所述数据输入输出信号的中心对齐。

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