CN113327846B - 包括高阻电阻和ggnmos esd的模拟电路及其制作方法 - Google Patents
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Abstract
本发明公开了一种包括高阻电阻和GGNMOS ESD的模拟电路及其制作方法。在半导体衬底上形成第一STI、第二STI、第一高压P阱、第二高压P阱;在半导体衬底的表面进行多晶硅沉积以形成多晶硅区域;在半导体衬底上的多晶硅区域打开窗口;进行高阻注入和高能注入,以形成高阻多晶硅、N+多晶硅、第一ESD注入阱和第二ESD注入阱。利用高阻注入和高能注入实现了将两次光罩合并成一次光罩,解决了制作包括高阻电阻和GGNMOS ESD的模拟电路工艺复杂的问题,节省了制造成本。
Description
技术领域
本发明涉及半导体制造领域,特别涉及一种包括高阻电阻和GGNMOS ESD的模拟电路及其制作方法。
背景技术
高阻电阻与GGNMOS ESD(gate-grounded NMOS electrostatic discharge,栅地NMOS静电释放)广泛应用于芯片设计中的模拟电路。现有技术中模拟电路中的高阻电阻器件的截面示意图如图1所示,该高阻电阻包括第一STI1(Shallow Trench Isolation,浅沟槽隔离区)、第一高压P阱3、第一P型体区2和高阻多晶硅4。现有技术中模拟电路中的GGNMOSESD器件的截面示意图如图2所示,该GGNMOS ESD包括若干第二STI5、第二高压P阱6、第二P型体区7、两个N型体区8、第一ESD注入阱9和N+多晶硅10。
根据图1和图2可知,标准的高阻电阻和GGNMOS ESD器件的结构存在一定的差异性,标准的高阻电阻不存在ESD注入阱,而GGNMOS ESD器件含有ESD注入阱,对于包括高阻电阻和GGNMOS ESD的模拟电路,一般通过高阻注入制作完成高阻电阻器件之后,再通过ESD注入的方式制作GGNMOS ESD器件。存在制造工艺步骤复杂,制造成本偏高的问题。
发明内容
本发明要解决的技术问题是为了克服现有技术中的制作包括高阻电阻和GGNMOSESD的模拟电路工艺步骤复杂,制造成本较高的缺陷,提出一种包括高阻电阻和GGNMOS ESD的模拟电路及其制作方法。
本发明是通过下述技术方案来解决上述技术问题:
第一方面,本发明提供一种包括高阻电阻和GGNMOS ESD的模拟电路及其制作方法,所述高阻电阻包括第一STI、第一高压P阱、第一P型体区和高阻多晶硅;所述GGNMOS ESD包括若干第二STI、第二高压P阱、第二P型体区、两个N型体区、第一ESD注入阱和N+多晶硅;所述制作方法包括以下步骤:
在半导体衬底上形成所述第一STI、所述第二STI、所述第一高压P阱、所述第二高压P阱;
在所述半导体衬底的表面进行多晶硅沉积以形成多晶硅区域;
在所述半导体衬底上的所述多晶硅区域打开窗口;
进行高阻注入和高能注入,以形成所述高阻多晶硅、所述N+多晶硅、所述第一ESD注入阱和第二ESD注入阱,所述第二ESD注入阱位于所述GGNMOS ESD的所述第二高压P阱的上方;
形成所述第一P型体区、所述第二P型体区、两个所述N型体区。
较佳地,所述进行高阻注入和高能注入的步骤包括:
进行高阻注入,以形成所述高阻多晶硅及所述N+多晶硅所在区域内的高阻结构;
进行高能注入,以形成所述第一ESD注入阱和所述第二ESD注入阱。
较佳地,所述进行高阻注入和高能注入的步骤包括:
进行高能注入,以形成所述第一ESD注入阱和所述第二ESD注入阱;
进行高阻注入,以形成所述高阻多晶硅及所述N+多晶硅所在区域内的高阻结构。
较佳地,所述形成所述第一P型体区、所述第二P型体区、两个所述N型体区的步骤包括:
在所述第一STI的两侧和位于所述第二ESD注入阱和所述第二高压P阱上方的所述第二STI之间的区域进行P+型离子注入,以形成所述第一P型体区和所述第二P型体区;
在所述N+多晶硅所在区域的两侧与所述第二ESD注入阱之间的上方区域进行N+型离子注入,以形成两个所述N型体区。
较佳地,所述N+型离子注入的浓度为3E15/cm2-4E15/cm2。
较佳地,所述高阻注入采用硼离子注入,所述硼离子停留在所述多晶硅区域。
较佳地,所述高能注入采用P型离子注入,所述P型离子聚集在所述高阻多晶硅和所述N+多晶硅所在区域的下方。
较佳地,所述高能注入的过程中,根据所述第一ESD注入阱的性能要求调整注入所述P型离子的浓度。
较佳地,所述硼离子注入的浓度为4.5~5E14/cm2,所述硼离子注入的剂量为1~5E13/cm2。
第二方面,本发明提供一种包括高阻电阻和GGNMOS ESD的模拟电路,所述高阻电阻和所述GGNMOS ESD使用第一方面所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法制作生成。
本发明的积极进步效果在于:本发明提供的包括高阻电阻和GGNMOS ESD的模拟电路及其制作方法,利用高阻注入***高能ESD注入代替单独的ESD注入阱光罩,即利用高阻注入和高能注入实现了将两次光罩合并成一次光罩,实现制作免费的GGNMOS ESD,解决了制作包括高阻电阻和GGNMOS ESD的模拟电路工艺复杂的问题,节省了制造成本。
附图说明
图1现有技术中模拟电路中的高阻电阻器件的截面示意图。
图2现有技术中模拟电路中的GGNMOS ESD器件的截面示意图。
图3为本发明实施例1中的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法的流程图。
图4为图3中步骤S4中的高阻电阻器件的第一截面示意图。
图5为图3中步骤S4中的GGNMOS ESD器件的第一截面示意图。
图6为图3中步骤S4中的高阻电阻器件的第二截面示意图。
图7为图3中步骤S4中的GGNMOS ESD器件的第二截面示意图。
图8为基于实施例1的制作方法生成的高阻电阻器件的截面示意图。
图9为基于实施例1的制作方法生成的GGNMOS ESD器件的截面示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明,但并不因此将本发明限制在所述的实施例范围之中。
实施例
本实施例提供了一种包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,如图3所示,本实施例公开的制作方法包括以下步骤:
步骤S1、在半导体衬底上形成第一STI1、第二STI5、第一高压P阱3、第二高压P阱6。
本实施例中,在半导体衬底上制作第一STI1和第二STI5时,换言之,即制作STI区域。通过掩模版在第一高压P阱3、第二高压P阱6中预设区域刻蚀沟槽,随后,向沟槽内填充SiO2(二氧化硅),利用器械对填充SiO2的沟槽进行研磨,以形成第一STI1和第二STI5对应的区域,即浅沟槽隔离区。
步骤S2、在半导体衬底的表面进行多晶硅沉积以形成多晶硅区域。
在形成的第一STI1、第二STI5的上方进行多晶硅沉淀后形成了多晶硅层,即多晶硅区域。
步骤S3、在半导体衬底上的多晶硅区域打开窗口。
在多晶硅层上涂抹光胶,该光胶用于进行后续高阻注入和高能注入时,阻挡硼离子注入或者其他离子的注入。因此,如图4和图5所示,在未被光胶覆盖的闸极多晶硅区域打开窗口。
步骤S4、进行高阻注入和高能注入,以形成高阻多晶硅、N+多晶硅10、第一ESD注入阱9和第二ESD注入阱11。该步骤之后的高阻电阻和GGNMOS ESD器件的截面示意图如图6和图7所示。
其中,该高阻注入采用硼离子注入,该硼离子停留在多晶硅区域。
具体的,参见图4、图5,沿箭头所示方向对多晶硅区域注入硼离子,该硼离子可以为重掺杂硼离子,使硼离子停留在多晶硅区域中。高阻注入是本领域技术术语,本领域技术人员清楚高阻注入所采用的能量范围。本实施例中,该过程主要应用10V~12V(伏特)器件,不需要进行扩散。
在一种可能实现的方式中,硼离子注入的深度可以为0.5-1微米,注入角度可以为3-6度,本领域技术人员可以理解的是,其注入深度和注入角度可以根据具体工艺而定,在此不做具体限制。
其中,该高能注入采用P型离子注入,该P型离子聚集在高阻多晶硅和N+多晶硅10所在区域的下方。
进一步的,参见图6、图7,对未被光胶覆盖的闸极高阻多晶硅和N+多晶硅10所在区域的上方进行高能注入时,沿箭头所示方向进行注入。从进行高阻注入后的多晶硅区域中继续注入P型离子,使得P型离子穿透N+多晶硅10和高阻多晶硅所在区域。换言之,该P型离子聚集在高阻多晶硅和N+多晶硅10所在区域的下方,已形成第一ESD注入阱9和第二ESD注入阱11。
优选地,在高能注入的过程中,可以根据第一ESD注入阱9的性能要求调整注入P型离子的浓度。
本实施例中,可以根据制作GGNMOS ESD器件中含有第一ESD注入阱9的性能要求,调整注入P型离子的浓度,以增强GGNMOS ESD器件的性能。
在一种可能实现的方式中,步骤S4中进行高阻注入和高能注入的步骤包括:
先进行高阻注入,以形成高阻多晶硅及N+多晶硅10所在区域内的高阻结构;
再进行高能注入,以形成第一ESD注入阱9和第二ESD注入阱11。
在另外一种可能实现的方式中,步骤S4中进行高阻注入和高能注入的步骤包括:
先进行高能注入,以形成第一ESD注入阱9和第二ESD注入阱11;
再进行高阻注入,以形成高阻多晶硅及N+多晶硅10所在区域内的高阻结构。
该硼离子注入的浓度为4.5~5E14/cm2,该硼离子注入的剂量为1~5E13/cm2。
本实施例中,形成第一ESD注入阱9和第二ESD注入阱11时,需要进行高阻注入和高能注入,高阻注入和高阻注入的顺序不做具体限制。正常ESD注入阱的注入能量是100~150Kev,在进行高阻注入的过程中,由于考虑到有硼离子停留的多晶硅区域会产生一定程度的阻挡作用,因此需要增加注入能量。可以达到200~300Kev,但是在剂量基本上相较于现有工艺没有太大变化,本申请实施例采用1~5E13/cm2注入的剂量。本领域技术人员可以根据实际情况进行调整,在此就不再赘述。
步骤S5、形成第一P型体区2、第二P型体区7、两个N型体区8。该步骤之后的高阻电阻和GGNMOS ESD器件的截面示意图如图8和图9所示。
本实施例中,参见图8,在第一STI1的两侧,通过进行P+型离子注入而形成高阻电阻中的第一P型体区2。参见图9,在第二STI5之间的区域,通过进行P+型离子注入形成第二P型体区7。本领域技术人员可以理解的是,注入P+型离子时,注入深度、注入角度可以根据具体工艺而定。
其中,步骤S5包括:
在第一STI1的两侧和位于第二ESD注入阱11和第二高压P阱6上方的第二STI5之间的区域进行P+型离子注入,以形成第一P型体区2和第二P型体区7。
在N+多晶硅10所在区域的两侧与第二ESD注入阱11之间的上方区域进行N+型离子注入,以形成两个N型体区8。
其中,N+型离子注入的浓度为3E15/cm2-4E15/cm2。
具体的,由于高阻电阻中第一STI1与第二ESD注入阱11之间是隔离的,因此对其本身的电阻阻值并无影响。换言之,高阻多晶硅是表面器件,它的作用不受阱注入的影响。另外,GGNMOS ESD是体器件,停留在多晶硅区域内的硼离子的电阻对GGNMOS ESD器件的影响也是有限的,所以按照本申请实施例中的制作流程制作出的高阻电阻和GGNMOS ESD器件的性能满足工艺要求。
进一步的,参照图9,制作GGNMOS ESD器件的过程中,在N+多晶硅10所在区域的两侧与第二ESD注入阱11之间区域进行N+型离子注入时,GGNMOS ESD器件闸极上方的P+型离子对应的高阻注入会与N+型离子对应的高浓度注入产生对冲。
本实施例中,如图9所示,在形成N+多晶硅混合高阻多晶硅12所对应的区域的一侧形成侧壁阻挡区13,该侧壁阻挡区13可以为合金阻挡层或者硅化阻挡层。先通过氧化硅进行淀积,然后再通过光罩处理,但是在此过程中,氧化硅阻挡层不进行曝光,对未被光胶覆盖的非闸极多晶硅区域进行刻蚀,然后,对经过刻蚀后的多晶硅区域进行清洗形成闸极的边墙,即侧壁阻挡区13。
本实施例提供的一种包括高阻电阻和GGNMOS ESD的模拟电路的制作方法。通过在半导体衬底上形成第一STI、第二STI、第一高压P阱、第二高压P阱;在半导体衬底的表面进行多晶硅沉积以形成多晶硅区域;在半导体衬底上的多晶硅区域打开窗口;进行高阻注入和高能注入,以形成高阻多晶硅、N+多晶硅、第一ESD注入阱和第二ESD注入阱。利用高阻注入***高能ESD注入代替单独的ESD注入阱光罩,即利用高阻注入和高能注入实现了将两次光罩合并成一次光罩,实现制作免费的GGNMOS ESD,解决了制作包括高阻电阻和GGNMOSESD的模拟电路工艺复杂的问题,节省了制造成本。
实施例
本实施例提供一种包括高阻电阻和GGNMOS ESD的模拟电路,该高阻电阻和GGNMOSESD使用实施例1的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法制作生成。
本实施例提供的包括高阻电阻和GGNMOS ESD的模拟电路相比于传统的标准的高阻电阻和GGNMOS ESD器件的制作方式而言,利用高阻注入***高能ESD注入代替单独的ESD注入阱光罩,即利用高阻注入和高能注入实现了将两次光罩合并成一次光罩,实现制作免费的GGNMOS ESD,解决了制作包括高阻电阻和GGNMOS ESD的模拟电路工艺复杂的问题,节省了制造成本。同时,通过根据第一ESD注入阱的性能要求调整注入离子的浓度来调整GGNMOS ESD器件的功效,提升了功率器件的竞争力。
虽然以上描述了本发明的具体实施方式,但是本领域的技术人员应当理解,这仅是举例说明,本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下,可以对这些实施方式做出多种变更或修改,但这些变更和修改均落入本发明的保护范围。
Claims (8)
1.一种包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,所述高阻电阻包括第一STI、第一高压P阱、第一P型体区、高阻多晶硅和第二ESD注入阱;所述GGNMOS ESD包括若干第二STI、第二高压P阱、第二P型体区、两个N型体区、第一ESD注入阱和N+多晶硅;
其特征在于,所述制作方法包括以下步骤:
在半导体衬底上形成所述第一STI、所述第二STI、所述第一高压P阱、所述第二高压P阱;
在所述半导体衬底的表面进行多晶硅沉积以形成多晶硅区域;
在所述半导体衬底上的所述多晶硅区域打开窗口;
进行高阻注入和高能注入,以形成所述高阻多晶硅、所述N+多晶硅、所述第一ESD注入阱和第二ESD注入阱,所述第二ESD注入阱位于所述第一高压P阱的上方;所述第一ESD注入阱位于所述第二高压P阱的上方;
形成所述第一P型体区、所述第二P型体区、两个所述N型体区;
其中,所述进行高阻注入和高能注入的步骤包括:
进行高阻注入,以形成所述高阻多晶硅及所述N+多晶硅所在区域内的高阻结构;进行高能注入,以形成所述第一ESD注入阱和所述第二ESD注入阱,或
进行高能注入,以形成所述第一ESD注入阱和所述第二ESD注入阱;进行高阻注入,以形成所述高阻多晶硅及所述N+多晶硅所在区域内的高阻结构。
2.如权利要求1所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,其特征在于,所述形成所述第一P型体区、所述第二P型体区、两个所述N型体区的步骤包括:
在所述第一STI的两侧和位于所述第二ESD注入阱和所述第二高压P阱上方的所述第二STI之间的区域进行P+型离子注入,以形成所述第一P型体区和所述第二P型体区;
在所述N+多晶硅所在区域的两侧与所述第二ESD注入阱之间的上方区域进行N+型离子注入,以形成两个所述N型体区。
3.如权利要求2所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,其特征在于,所述N+型离子注入的浓度为3E15/cm2-4E15/cm2。
4.如权利要求1所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,其特征在于,所述高阻注入采用硼离子注入,所述硼离子停留在所述多晶硅区域。
5.如权利要求1所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,其特征在于,所述高能注入采用P型离子注入,所述P型离子聚集在所述高阻多晶硅和所述N+多晶硅所在区域的下方。
6.如权利要求5所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,其特征在于,所述高能注入的过程中,根据所述第一ESD注入阱的性能要求调整注入所述P型离子的浓度。
7.如权利要求4所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法,其特征在于,所述硼离子注入的浓度为4.5~5E14/cm2,所述硼离子注入的剂量为1~5E13/cm2。
8.一种包括高阻电阻和GGNMOS ESD的模拟电路,其特征在于,所述高阻电阻和所述GGNMOS ESD使用如权利要求1-7任一项所述的包括高阻电阻和GGNMOS ESD的模拟电路的制作方法制作生成。
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