CN112540866B - 存储器装置及其数据存取方法 - Google Patents

Abstract

本发明提供一种用于存储器装置的数据存取方法。数据存取方法包含：基于地址信息对存储器装置执行读取操作以获得码字和指示符，其中指示符对应于码字；使得第一错误码校正(ECC)操作或第二ECC操作在码字上运行以用于生成错误校正数据，其中，第一ECC操作比第二ECC操作校正较少的比特。

Description

存储器装置及其数据存取方法

技术领域

本发明涉及一种存储器装置及其数据存取方法，尤其涉及一种具有多个错误校正码(ECC)机制的存储器装置。

背景技术

在现有技术中，针对非易失性存储器，例如为BCH操作的ECC机制可在每个码字上运行。但是，在统计中，大部分码字只需要零个或少量的校正比特。也就是说，在现有技术中，由于仅具有一个ECC机制，即使大部分码字不需要这样，存储器装置始终使用最高的功率来读取或写入每个码字。此外，在现有技术中，即使大部分码字不要需要这样，同位检查比特仍需要针对单一个ECC机制进行最大次数的切换。

发明内容

本发明提供一种用于降低操作功率的存储器装置及其数据存取方法。

本发明的数据存取方法，包含：基于地址信息对存储器装置执行读取操作以获得码字和指示符，其中指示符对应于码字；使得第一错误校正码(ECC)操作或第二ECC操作运行在码字上以用于生成错误校正数据，其中，第一ECC操作比第二ECC操作校正较少的比特。

本发明还提供包含存储单元阵列和控制器的存储器装置。控制器耦接存储单元阵列，且配置以执行上述数据存取方法。

基于上述，本发明根据码字的信息比特的错误比特数目，来启用第一ECC操作和第二ECC操作的其中之一。也就是说，不必使用最大功率以在每个码字上运行ECC操作，可节省存储器装置的功率消耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明的实施例的数据存取方法的流程图；

图2示出本发明的另一实施例的数据存取方法的示意图；

图3示出本发明的另一实施例的数据存取方法的示意图；

图4示出本发明的另一实施例的数据存取方法的示意图；

图5示出本发明的实施例的存储器装置的方块图。

附图标号说明：

210：第一ECC操作

220：第二ECC操作

500：存储器装置

510：存储单元阵列

520：控制器S110、S120、S310、S320、S330、S340、S351、S352、S410、S420、S430、S440、S450、S460、S470、S480：步骤ADD：地址信息

CW：码字

ECD：错误校正数据

IND：指示符

UCW：更新的码字

具体实施方式

参看图1，图1中的数据存取方法适应于存储器装置，且存储器装置可以是非易失性存储器，例如快闪存储器。步骤S110基于地址信息对存储器装置执行读取操作以获得码字和指示。详细地说，在执行读取操作之前，可由存储器装置接收具有地址信息的数据存取命令。接着，读取操作可基于地址信息在存储器装置上运行。在本实施例中，基于地址信息，可在存储器装置中预存指示符。此外，通过读取操作读出的码字包含多个信息比特和多个同位检查比特。

步骤S120根据指示符，以使第一错误码(ECC)操作或第二ECC操作运行在码字上以生成错误校正数据，其中第一ECC操作比第二ECC操作校正较少的比特。详细地说，可根据指示符启动第一ECC操作和第二ECC操作中的其中之一。举例来说，指示符可为具有一个比特的数字信号。在本实施例中，如果指示符处于第一逻辑电平，则可启动具有较少错误比特校正能力的第一ECC操作；且如果指示符处于第二逻辑电平，则可启动带具更多错误比特校正能力的第二ECC操作。第一逻辑电平与第二逻辑电平互补，其中第一逻辑电平可以是逻辑电平1，且第二逻辑电平可以是逻辑电平0。

在本发明实施例中，指示符可根据对应码字的可能错误比特数目来设置，并基于地址信息预存在存储器装置中。如果对应码字的错误比特数目小于预设参考，则指示符可设置为第一逻辑电平；且如果对应码字的错误比特数目不小于预设参考，则指示符可设置为第二逻辑电平。

此处可见，在本发明实施例中，针对每个码字启动合适的ECC操作。也就是说，存储器装置不需要始终对具有最大功率的码字执行ECC操作。可节省存储器装置的功率消耗。

参看图2，码字CW和对应的指示符IND可基于地址信息ADD被读出。码字CW可包含多个信息比特和多个同位检查比特。

另一方面，可对指示符IND的逻辑电平进行检查。如果指示符IND为逻辑电平1，则可启动第一ECC操作(ECC1)210以运行在码字CW上。在此实施例中，举例来说，第一ECC操作210可由第一ECC编码器执行(第一ECC编码器可具有4组)，且第一ECC操作210可基于汉明(12，8)码来运行。

相反的，如果指示符IND为逻辑电平0，则可启动第二ECC操作(ECC2)220以运行在码字CW。在此实施例中，举例来说，第二ECC操作220可由第二ECC编码器执行，且第二ECC操作可基于BCH(50，32)码来运行。

在本实施例中，第一ECC操作比第二ECC操作校正更少的错误比特，且存储器装置执行第一ECC操作比执行第二ECC操作消耗更少的功率。

存储器装置通过根据指示符IND选择第一ECC操作210的输出或第二ECC操作的输出进一步输出错误校正数据ECD。详细地说，如果指示符为逻辑电平1，则可选择第一ECC操作210的输出以生成错误校正数据ECD。相反的，如果指示符为逻辑电平0，则可选择第第二ECC操作220的输出以生成错误校正数据ECD。

当存取多个码字时，存储器装置可适应性地选择合适的ECC操作以运行在每个码字上。可节省存储器装置的功率消耗。

此处请注意，在一些实施例中，至少一个第三ECC操作可添加到数据存取流程中。第三ECC操作可比第二ECC操作220校正更多错误比特。在这种情况下，指示符IND可具有2比特。举例来说，如果指示符为逻辑电平00，则可启动第二ECC操作；如果指示符为逻辑电平01，则可启动第一ECC操作；且如果指示符为逻辑电平10，则可启动第三ECC操作。当然，指示符与被启动的ECC操作之间的关系可由存储器装置的设计者定义，在此并无特殊限制。

在此实施例中，第二ECC操作220的输出的数据大小可以是4字节，且第一ECC操作210的输出的数据大小可不大于4字节。

参看图3，步骤S310接收存储器装置的写入命令。接着，步骤S320对存储器装置执行预读取流程。在预读取流程中，读取操作可基于写入命令的地址信息执行，且指示符IND可通过预读取流程获得。步骤S330确定指示符IND是否为逻辑电平1，如果指示符IND不是逻辑电平1，则保持指示符逻辑电平0并且执行步骤S352。相反的，如果指示符IND为逻辑电平1，则可通过写入验证读取流程检查通过预读取操作的读出码字，且在步骤S340中可检查错误比特的数目。在写入验证读取流程中，读出写入存储器装置的写入码字，且将读出码字与写入验证读取流程的写入码字进行比较。

如果错误比特的数目等于0，则指示符IND保持为逻辑电平1，并且执行步骤S351。相反的，如果错误比特的数目不等于0，则指示符IND调整为逻辑电平0，并且执行步骤S352。当指示符IND为逻辑电平1时，步骤S351基于汉明(12，8)码启用第一ECC操作(ECC1)。当指示符IND为逻辑电平0时，步骤S352基于BCH(50，32)码启用第二ECC操作(ECC2)。

在步骤S351或步骤S352执行完成后，可生成多个更新的信息比特和多个更新的同位检查比特，而更新的信息比特和更新的同位检查比特形成更新的码字UCW。基于写入命令的地址信息，可将更新的码字UCW和对应的指示符IND写入存储器装置。可完成数据写入操作。

在此，由于指示符IND将仅进行一次写入(无循环的问题)，因此可提供用于将指示符IND写入存储器装置的第一写入脉冲，并且在写入操作期间可提供用于将更新的码字UCW写入存储器装置的第二写入脉冲，其中第一写入脉冲与第二写入脉冲不同。

此处应注意的是，当更新的信息比特和更新的同位检查比特写入存储器装置时，更新的信息比特和更新的同位检查比特可分别地与多个原始信息比特和多个原始同位检查比特进行比较，并且更新的信息比特和更新的同位检查比特可基于较少比特变化机制写入。可通过步骤S330中的预读取操作获得原始信息比特和原始同位检查比特。较少比特变化机制可由本领域的技术人员熟知的机制来实施，所述较少比特变化机制可减少每次数据写入操作中时，被程序化的存储单元的数目。

参看图4，步骤S410接收具有地址信息的存储器装置的写入命令。接着，步骤S420对存储器装置执行预读取流程。在预读取流程中，读取操作可基于写入命令的地址信息执行，并且指示符IND可通过预读取流程获得。步骤S430确定指示符IND是否为逻辑电平0，如果指示符IND不是逻辑电平0，则运行步骤S440。相反的，如果指示符IND为逻辑电平0，则执行步骤S480。

在步骤S440中,如果错误比特的数目大于0,则执行步骤S450以启用基于汉明(12，8)码的第一ECC操作(ECC1)。如果错误比特的数目不大于0，则执行步骤S460。

在步骤S460中，执行写入验证读取流程。在步骤460中，读出写入存储器装置的写入码字，并将读出码字与用于写入验证读取流程的写入码字进行比较(步骤S470)。如果读出码字和写入码字相同，则写入命令已完成。相反的，如果读出码字和写入码字不同，则执行步骤S480。

在步骤S480中，指示符IND设定为逻辑电平0，且针对基于BCH(50，32)码的ECC操作启用第二ECC操作(ECC2)。第二ECC操作可比第一ECC操作校正更多的错误比特。可确保码字的精确性。

在执行步骤S450或步骤S480后，可生成多个更新的信息比特和多个更新的同位检查比特，并且更新的信息比特和更新的同位检查比特形成更新的码字UCW。基于写入命令的地址信息，可将更新的码字UCW和对应的指示符IND写入存储器装置。可完成数据写入操作。此处应注意的是，当更新的信息比特和更新的同位检查比特写入存储器装置时，更新的信息比特和更新的同位检查比特可基于如上所提到的较少位变化机制写入。

参看图5，存储器装置500可为非易失性存储器。举例来说，存储器装置500可为快闪存储器。存储器装置500包含存储单元阵列510和控制器520。存储单元阵列510包含多个存储单元。控制器520配置以执行在先前实施例中提到的数据存取方法的步骤。在上述实施例中已经描述步骤的详细操作，这里不再重复描述。

关于控制器520。控制器520可为具有计算功能的处理器。或者，控制器520还可为通过使用硬件描述语言(hardware description language；HDL)或由所属领域技术人员熟知的任何数字电路设计方法设计的硬件电路，并通过现场可程序设计闸阵列(fieldprogrammable gate array；FPGA)、复杂可程序设计逻辑装置(complex programmablelogic device；CPLD)或专用集成电路(application-specific integrated circuit；ASIC)实现。

综上所述，通过针对每个码字选择合适的ECC操作可减少存储器装置的功率消耗。此外，通过使用较少位变化机制来写入码字，可进一步减少存储器装置的功率消耗，并可增加存储单元(即，快闪存储器储单元)的使用寿命。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (14)

1.一种用于存储器装置的数据存取方法，包括：

基于地址信息对所述存储器装置执行读取操作以获得码字及指示符，其中所述指示符对应于所述码字；

使得第一错误校正码操作或第二错误校正码操作在所述码字上运行以用于生成错误校正数据，

其中，所述第一错误校正码操作比所述第二错误校正码操作校正较少的位，所述码字包括多个信息比特以及对应的多个同位检查比特；

基于所述地址信息接收数据写入命令；

在预读取及写入验证读取流程期间检查所述码字的错误比特数目以获得检查结果；

根据所述检查结果设置所述指示符；

根据所述指示符在所述信息比特上运行所述第一错误校正码操作或所述第二错误校正码操作以生成多个更新的信息比特及多个更新的同位检查比特；以及

基于所述地址信息执行用于将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储器装置的写入操作。

2.根据权利要求1所述的数据存取方法，其中在写入验证读取流程期间根据所述码字的所述错误比特数目来设置所述指示符。

3.根据权利要求1所述的数据存取方法，其中在所述预读取及所述写入验证读取流程期间检查所述码字的所述错误比特数目以获得所述检查结果的步骤包括：

基于所述地址信息执行所述预读取流程以获得读出码字；以及

对所述读出码字执行所述写入验证读取流程以获得所述检查结果。

4.根据权利要求1所述的数据存取方法，其中执行用于基于所述地址信息将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储器装置的所述写入操作的步骤包括：

根据所述错误比特数目将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储器装置。

5.根据权利要求1所述的数据存取方法，其中第一逻辑电平为逻辑电平1且第二逻辑电平为逻辑电平0，且所述数据存取方法还包括：

如果所述错误比特数目等于0，则将所述指示符设置为所述第一逻辑电平；

如果所述错误比特数目大于0，则将所述指示符设置为所述第二逻辑电平，其中所述第一逻辑电平与所述第二逻辑电平互补；

当所述指示符为所述第一逻辑电平时，基于所述地址信息在所述写入操作之后执行写入验证读取操作；

如果检查的所述错误比特数目大于0，则将所述指示符更新为所述第二逻辑电平；以及

在所述更新的信息比特上启用并执行所述第二错误校正码操作。

6.根据权利要求1所述的数据存取方法，其中所述第一错误校正码操作基于4组汉明(12,8)码运行，且所述第二错误校正码操作基于1组BCH(50,32)码运行。

7.根据权利要求1所述的数据存取方法，还包括：

提供第一写入脉冲以在所述写入操作期间将所述指示符写入所述存储器装置；以及

提供第二写入脉冲以在所述写入操作期间将所述更新的信息比特写入所述存储器装置，

其中所述第一写入脉冲不同于所述第二写入脉冲。

8.一种存储器装置，包括：

存储单元阵列；以及

控制器，耦接所述存储单元阵列，配置以：

基于地址信息对所述存储器装置执行读取操作以获得码字及指示符，其中所述指示符对应于所述码字；

使得第一错误校正码操作或第二错误校正码操作在所述码字上运行以用于生成错误校正数据，

其中，所述第一错误校正码操作比所述第二错误校正码操作校正较少的比特，所述码字包括多个信息比特及对应的多个同位检查比特；

基于所述地址信息接收数据写入命令；

在预读取及写入验证读取流程期间检查所述码字的错误比特数目以获得检查结果；

根据所述检查结果设置所述指示符；

根据所述指示符在所述信息比特上运行所述第一错误校正码操作或所述第二错误校正码操作以生成多个更新的信息比特及多个更新的同位检查比特；以及

执行用于基于所述地址信息将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储单元阵列的写入操作。

9.根据权利要求8所述的存储器装置，其中所述控制器根据所述码字的所述错误比特数目设置所述指示符。

10.根据权利要求8所述的存储器装置，其中所述控制器还配置以：

基于所述地址信息执行预读取流程以获得所述码字；以及

对所述码字执行写入验证读取流程以获得所述检查结果。

11.根据权利要求8所述的存储器装置，其中所述控制器根据所述错误比特数目将所述更新的信息比特、所述更新的同位检查比特以及所述指示符写入所述存储单元阵列。

12.根据权利要求8所述的存储器装置，其中如果所述错误比特数目等于0，则所述控制器将所述指示符设置为第一逻辑电平；如果所述错误比特数目大于0，则所述控制器将所述指示符设置为第二逻辑电平，其中所述第一逻辑电平与所述第二逻辑电平互补，

其中所述第一逻辑电平为逻辑电平1且所述第二逻辑电平为逻辑电平0，且所述控制器更配置以：

当所述指示符为所述第一逻辑电平时，基于所述地址信息在所述写入操作之后执行写入验证读取操作；

如果检查的所述错误比特数目大于0，则将所述指示符更新为所述第二逻辑电平；以及

在所述更新的信息比特上启用并执行所述第二错误校正码操作。

13.根据权利要求8所述的存储器装置，其中所述第一错误校正码操作基于4组汉明(12,8)码运行，且所述第二错误校正码操作基于1组BCH(50,32)码运行。

14.根据权利要求8所述的存储器装置，其中所述控制器还配置以：

提供第一写入脉冲以在所述写入操作期间将所述指示符写入所述存储器装置；以及

提供第二写入脉冲以在所述写入操作期间将所述更新的信息比特写入所述存储器装置，

其中所述第一写入脉冲不同于所述第二写入脉冲。