CN111668227A - 半导体装置 - Google Patents

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Abstract

实施方式提供一种能够实现高集成化及高速化的半导体装置。实施方式的半导体装置具备：衬底；第1绝缘层及第2绝缘层，在与衬底的表面交叉的第1方向上与衬底并排；空隙层，设置在第1绝缘层及第2绝缘层之间；以及第1接点电极及第2接点电极，在第1方向上延伸并在与第1方向交叉的第2方向上排列。第1接点电极及第2接点电极分别具备：第1方向的一端部；第1方向的另一端部；以及第1部分，设置在一端部与另一端部之间且第2方向上的宽度大于一端部的第2方向上的宽度及另一端部的第2方向上的宽度。第1接点电极的第1部分及第2接点电极的第1部分设置在空隙层。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2019-40044号(申请日：2019年3月5日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体装置。
背景技术
伴随半导体装置的高集成化，使用纵横比较大的接点等的情况不断增加。例如，作为半导体存储装置，已知有在与衬底交叉的方向上设置有多个存储单元的三维存储器。在三维存储器中，将存储单元阵列与周边电路连接的接点或构成周边电路的接点等的纵横比不断增加。
发明内容
实施方式提供一种可实现高集成化及高速化的半导体装置。
一实施方式的半导体装置具备：衬底；第1绝缘层及第2绝缘层，在与衬底的表面交叉的第1方向上与衬底并排；空隙层，设置在第1绝缘层及第2绝缘层之间；以及第1接点电极及第2接点电极，在第1方向上延伸并在与第1方向交叉的第2方向上排列。第1接点电极及第2接点电极分别具备：第1方向的一端部；第1方向的另一端部；以及第1部分，设置在一端部与另一端部之间且第2方向上的宽度大于一端部的第2方向上的宽度及另一端部的第2方向上的宽度。第1接点电极的第1部分及第2接点电极的第1部分设置在空隙层。
另一实施方式的半导体装置具备：衬底；第1绝缘层，在与衬底的表面交叉的第1方向上与衬底并排；及第1接点电极，在第1方向上延伸。第1接点电极具备：第1方向的一端部；第1方向的另一端部；以及第1部分，设置在一端部与另一端部之间且与第1方向交叉的第2方向上的宽度大于一端部的第2方向上的宽度及另一端部的第2方向上的宽度。在第1接点电极的第1部分与第1绝缘层之间设置空隙。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。
图2是该半导体存储装置的示意性俯视图。
图3是将图2所示的构造沿A-A′线切断并沿箭头的方向观察所得的示意性剖视图。
图4是图2的B所表示的部分的示意性放大图。
图5是将图4所示的构造沿C-C′线切断并沿箭头的方向观察所得的示意性剖视图。
图6是例示接点CS的示意性剖视图。
图7是例示接点CS的示意性剖视图。
图8是第1实施方式的周边电路PCA的示意性剖视图。
图9～图17是表示周边电路PCA的制造方法的示意性剖视图。
图18是第2实施方式的存储单元阵列MCA的示意性剖视图。
图19是第2实施方式的周边电路PCB的示意性剖视图。
图20～图29是表示周边电路PCB的制造方法的示意性剖视图。
图30是第3实施方式的周边电路PCC的示意性剖视图。
图31～图38是表示周边电路PCC的制造方法的示意性剖视图。
图39是第4实施方式的周边电路PCD的示意性剖视图。
图40是第5实施方式的周边电路PCE的示意性剖视图。
图41～46是表示周边电路PCE的制造方法的示意性剖视图。
图47是第6实施方式的周边电路PCF的示意性剖视图。
图48是第7实施方式的周边电路PCG的示意性剖视图。
图49是第8实施方式的周边电路PCH的示意性剖视图。
图50是第9实施方式的周边电路PCI的示意性剖视图。
图51是第10实施方式的周边电路PCJ的示意性剖视图。
图52是第11实施方式的周边电路PCK的示意性剖视图。
图53是用以说明其它实施方式的示意性剖视图。
具体实施方式
接下来，参照附图详细地对实施方式的半导体装置及半导体存储装置进行说明。此外，以下的实施方式仅为一例，并非为了限定本发明而表示。
另外，在本说明书中，将相对于半导体衬底的表面平行的特定方向称为X方向，将相对于半导体衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于半导体衬底的表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿特定平面的方向称为第1方向，将沿该特定平面与第1方向交叉的方向称为第2方向，将与该特定平面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等表达以半导体衬底为基准。例如，在所述第1方向与半导体衬底的表面交叉的情况下，将沿该第1方向远离半导体衬底的朝向称为上，将沿第1方向靠近半导体衬底的朝向称为下。另外，在针对某构成说到下表面或下端部的情况下，意指该构成的半导体衬底侧的面或端部，在说到上表面或上端部的情况下，意指与该构成的半导体衬底为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，在本说明书中，在针对圆筒状或圆环状的部件或贯通孔等说到“径向”的情况下，意指与所述圆筒或圆环的中心轴垂直的平面中靠近该中心轴的方向或远离该中心轴的方向。另外，在说到“径向的厚度”等的情况下，意指此种平面中从中心轴到内周面的距离与从中心轴到外周面的距离的差量。
另外，在本说明书中，在针对构成、部件等说到特定方向的“宽度”或“厚度”的情况下，有时意指通过SEM(Scanning electron microscopy，扫描式电子显微镜)或TEM(Transmission electron microscopy，穿透式电子显微镜)等观察到的剖面等中的宽度或厚度。
[第1实施方式]
[整体构成]
以下，参照附图对作为第1实施方式的半导体装置的一例的半导体存储装置进行说明。此外，以下的附图是示意性附图，有时为了便于说明而省略局部构成。
图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MCA及控制存储单元阵列MCA的周边电路PC。
存储单元阵列MCA具备多个存储块MB。所述多个存储块MB分别具备多个子块SB。所述多个子块SB分别具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL与周边电路PC连接。另外，所述多个存储器串MS的另一端分别经由共通的源极线SL与周边电路PC连接。
存储器串MS具备串联连接在位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC是栅极绝缘膜包含电荷储存膜的场效应型晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量改变。此外，对与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别与1个存储块MB中的全部存储器串MS共通连接。
选择晶体管(STD、STS)是场效应型晶体管。对选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD与子块SB对应设置，与1个子块SB中的全部存储器串MS共通连接。源极选择线SGS与多个子块SB中的全部存储器串MS共通连接。
周边电路PC产生例如读出动作、写入动作、删除动作所需的电压并施加给位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)。周边电路PC例如包含设置在与存储单元阵列MCA相同的芯片上的多个晶体管及配线。
图2是表示本实施方式的半导体存储装置的构成例的示意性俯视图。如图2所示，本实施方式的半导体存储装置具备半导体衬底100。在图示的例子中，在半导体衬底100上设置在X方向上排列的两个存储单元阵列MCA。存储单元阵列MCA具备在Y方向上排列的多个存储块MB。另外，在设置有存储单元阵列MCA的区域的外侧的区域，设置构成周边电路PC(图1)的多个晶体管。
图3是将图2所示的构造以A-A′线切断并沿箭头的方向观察所得的示意性剖视图。在图3中例示存储单元阵列MCA、设置在存储单元阵列MCA的X方向的端部的连接线HU、及周边电路PC的一部分。另外，在所述部件的上方设置配线层M0、M1。
存储单元阵列MCA具备设置在半导体衬底100的上方的多个导电层110、及多个半导体层120。另外，在多个导电层110与多个半导体层120之间，分别设置未图示的栅极绝缘膜。
半导体衬底100例如为含有P型杂质的单晶硅(Si)等半导体衬底。在半导体衬底100的表面的一部分，设置含有磷(P)等N型杂质的N型阱101。另外，在N型阱101的表面的一部分，设置含有硼(B)等P型杂质的P型阱102。另外，在半导体衬底100的表面的一部分，设置SiO2等绝缘区域STI。
导电层110是在X方向上延伸的大致板状的导电层，在在Z方向上排列多个。导电层110例如可包含氮化钛(TiN)及钨(W)的积层膜等，也可包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间，设置氧化硅(SiO2)等绝缘层111。
多个导电层110中位于最下层的一个或多个导电层110作为源极选择线SGS(图1)及与之相连的多个源极选择晶体管STS的栅极电极发挥功能。另外，位于比最下层的一个或多个导电层110更靠上方的多个导电层110作为字线WL(图1)及与之相连的多个存储单元MC(图1)的栅极电极发挥功能。另外，位于比作为字线WL(图1)及与之相连的多个存储单元MC(图1)的栅极电极更靠上方的一个或多个导电层110作为漏极选择线SGD及与之相连的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。
半导体层120例如为非掺杂的多晶硅(Si)等半导体膜。半导体层120具有例如在Z方向上延伸的大致圆柱状或大致圆筒状的形状。另外，半导体层120的外周面分别被导电层110包围。半导体层120的下端部例如与半导体衬底100的P型阱102连接。半导体层120的上端部经由含有磷(P)等N型杂质的半导体层、接点Ch及Cb与位线BL连接。半导体层120作为例如1个存储器串MS(图1)所含的多个存储单元MC、漏极选择晶体管STD及源极选择晶体管STS的通道区域发挥功能。
另外，如上所述，在多个导电层110与多个半导体层120之间，分别设置未图示的栅极绝缘膜。栅极绝缘膜具备例如在半导体层120与导电层110之间积层的氧化硅(SiO2)等隧道绝缘膜、氮化硅(SiN)等电荷储存膜、及氧化硅(SiO2)等阻挡绝缘膜。此外，栅极绝缘膜也可具备例如含有N型或P型杂质的多晶硅等浮动栅极。
连接线HU具备多个导电层110的X方向的端部、及与所述X方向的端部连接的接点CC。接点CC具有在Z方向上延伸的大致圆柱状的形状。接点CC的下端与导电层110连接。另外，接点CC的上端设置在比半导体层120的上端更靠上方，且与配线层M0、M1所含的配线m0、m1连接。
周边电路PC具备：多个晶体管Tr，设置在半导体衬底100的表面；及接点CS，与所述多个晶体管Tr的源极区域、漏极区域及栅极电极连接。接点CS具有在Z方向上延伸的大致圆柱状的形状。接点CS的下端与晶体管Tr连接。另外，接点CS的上端设置在比半导体层120的上端更靠上方，且与配线m0、m1连接。
配线层M0、M1分别包含金属的配线m0、m1。配线m0、m1例如通过金属镶嵌法等方法而形成。配线m0例如包含氮化钛(TiN)及钨(W)的积层膜等。配线m1例如包含氮化钛(TiN)及铜(Cu)的积层膜等。此外，在图示的例子中，位线BL是多个配线m1中的一部分。另外，在图示的例子中例示在Z方向上排列的2层配线层，但也可设置3层以上的配线层。
图4是图2中B所表示的部分的示意性放大图。如图4所示，周边电路PC具备介隔绝缘区域STI在X方向及Y方向上排列的多个晶体管Tr。晶体管Tr分别具备在Y方向上延伸的半导体部130、及在X方向上延伸并与半导体部130交叉的栅极电极部140。另外，半导体部130及栅极电极部140分别与在Y方向上排列的接点CS连接。
图5是将图4所示的构造以C-C′线切断并沿箭头的方向观察所得的示意性剖视图。
晶体管Tr的半导体部130设置在半导体衬底100的P型阱102。半导体部130具备：N型半导体区域103，与接点CS连接；P型半导体区域104，设置在在Y方向上相邻的两个N型半导体区域103之间；及N型半导体区域105，设置在N型半导体区域103与P型半导体区域104之间。N型半导体区域103中的N型杂质的杂质浓度大于N型半导体区域105中的N型杂质的杂质浓度。
晶体管Tr的栅极电极部140具备半导体衬底100的P型半导体区域104的表面上积层的绝缘层141、导电层142、绝缘层143、导电层144、及绝缘层145。导电层144与导电层142连接。另外，栅极电极部140具备在绝缘层141、导电层142、绝缘层143、导电层144、及绝缘层145的侧面积层的绝缘层146及绝缘层147。另外，在所述构成的上表面及侧面、以及半导体衬底100的表面设置绝缘层148及绝缘层149。此外，绝缘层141、143、147、148例如包含氧化硅(SiO2)等。导电层142、144例如包含含有N型或P型杂质的多晶硅等。绝缘层145、146、149例如包含氮化硅(Si3N4)等。另外，对导电层144连接接点CS。
接点CS例如具备：钨(W)等导电层153，在Z方向上延伸；氮化钛(TiN)等导电阻挡层152，覆盖导电层153的外周面及下表面；及保护层151，覆盖导电阻挡层152的外周面。导电阻挡层152的下表面与半导体衬底100的N型半导体区域103连接。
[接点间的配线容量]
像参照图3说明的那样，本实施方式的半导体存储装置具备设置在半导体衬底100的上方的多个导电层110、及多个半导体层120。另外，本实施方式的半导体存储装置具备在Z方向上延伸的接点CC、CS。
伴随导体存储装置的高集成化，在Z方向上积层的导电层110的数量倾向于增大，半导体层120的Z方向的长度也倾向于增大。伴随于此，接点CC、CS的Z方向的长度也倾向于增大。另外，就缩小电路面积的观点来说，理想的是将晶体管Tr等在X方向及Y方向上缩小(参照图4)。伴随于此，接点CC间、接点CS间的X方向及Y方向的距离倾向于缩小。结果，接点CC间、接点CS间的配线容量倾向于增大。此种配线容量的增大就半导体存储装置的读出动作、写入动作及删除动作的高速化的观点来说不理想。
此处，在像接点CC、CS那样制成高纵横的形状的接点的情况下，例如像图6、图7例示的那样，有下端部154的X方向及Y方向上的宽度w1、以及上端部155的X方向及Y方向上的宽度w2小于位于它们之间的部分156的宽度w3的情况。以下，有时将接点CC、CS、半导体层120等的X方向上的宽度w3及Y方向上的宽度w3中的至少一个宽度成为最大或极大的部分称为“弧状弯曲部”。在图6、图7中例示弧状弯曲部156。
例如，在着眼于在X方向或Y方向上相邻的两个接点CS的情况下，有所述两个接点CS在弧状弯曲部156最接近的情况。在此种情况下，考虑可通过抑制弧状弯曲部156间的静电电容来适当抑制接点CC间、接点CS间的配线容量。
[周边电路PC的构成例]
图8是例示作为本实施方式的周边电路PC的构成例的周边电路PCA的示意性剖视图。本实施方式的周边电路PCA具备依序设置在半导体衬底100上的氧化硅(SiO2)等绝缘层201、空隙层202、及氧化硅(SiO2)等绝缘层203。另外，周边电路PCA具备：多个接点CS，贯通绝缘层203、空隙层202及绝缘层201而在Z方向上延伸并在X方向及Y方向上排列；及配线m0，设置在接点CS的上端。另外，周边电路PCA具备依序设置在绝缘层203及配线m0的上表面的氧化硅(SiO2)等绝缘层204、及氧化硅(SiO2)等绝缘层205。
空隙层202被绝缘层201的上表面、绝缘层203的底面及绝缘层203的侧面包围。绝缘层203的Z方向上的膜厚在供设置空隙层202的区域相对较小，在不设置空隙层202的区域相对较大。
另外，在图8的例子中，多个接点CS的弧状弯曲部156全部设置在空隙层202。空隙层202的Z方向的宽度至少大于1个导电层110(图3)与在Z方向上与该导电层110相邻的1个绝缘层111(图3)的Z方向的宽度的合计。
另外，如图4所示，本实施方式的空隙层202设置在多个晶体管Tr在X方向及Y方向上排列的区域。因此，空隙层202包含与所述多个晶体管Tr连接的多个接点CS的一部分。
另外，在图8的例子中，在绝缘层203设置贯通绝缘层203而在Z方向上延伸的开口op1。另外，绝缘层204具备向下方突出的堵塞部206。堵塞部206与开口op1的内周面相接而将开口op1堵塞。堵塞部206的下端露出于空隙层202或开口op1中。此外，在图8中各图示一个开口op1及堵塞部206，但也可设置多个开口op1及堵塞部206。
[制造方法]
接下来，参照图9～图17例示本实施方式的半导体存储装置的制造方法。图9～图17是用以说明该制造方法的示意性剖视图。
在该制造方法中，例如像图9例示的那样在半导体衬底100上形成晶体管Tr。接下来，通过例如使用TEOS(Tetraethyl Orthosilicate，正硅酸乙酯)等气体的CVD(ChemicalVapor Deposition，化学气相沉积)等方法，在半导体衬底100上形成绝缘层201。接下来，通过CVD等方法在绝缘层201的上表面形成氮化硅(Si3N4)等牺牲层202A。
接下来，例如像图10例示的那样通过RIE(Reactive Ion Etching，反应离子蚀刻)等方法，将牺牲层202A的一部分去除。牺牲层202A例如残留在供设置空隙层202的区域(参照图4)。
接下来，例如像图11例示的那样，通过例如使用TEOS等气体的CVD等方法，在绝缘层201的上表面、以及牺牲层202A的上表面及侧面形成绝缘层203。接下来，例如也可通过RIE等方法使绝缘层203的上表面平坦化。
接下来，例如像图12例示的那样，通过例如RIE等方法，形成贯通绝缘层203、牺牲层202A、及绝缘层201而在Z方向上延伸的接触孔CSA。另外，通过例如RIE等方法，形成与接触孔CSA连接的槽m0A。
接下来，例如像图13例示的那样，形成导电层150A。通过例如CVD等方法，在接触孔CSA及槽m0A中形成保护层151(图5)。接下来，通过RIE等方法，将设置在接触孔CSA的底面的保护层151去除。接下来，通过例如CVD等方法，在接触孔CSA及槽m0A中形成导电阻挡层152(图5)及导电层153(图5)。
接下来，例如像图14例示的那样，通过例如CMP(Chemical MechanicalPolishing)等方法，将导电层150A的一部分去除，而形成接点CS及配线m0。
接下来，例如像图15例示的那样，通过例如RIE等方法，形成贯通绝缘层203的一部分而使牺牲层202A露出的开口op1。
接下来，例如像图16例示的那样，通过例如经由开口op1的湿式蚀刻等方法，将牺牲层202A去除，而形成空隙层202。
接下来，例如像图17例示的那样，通过例如经由开口op1的湿式蚀刻等方法，将绝缘层201及绝缘层203的一部分去除，而使空隙层202扩展。
然后，例如像图8例示的那样，通过例如使用硅烷(SiH4)等气体的等离子体CVD等方法，形成氧化硅(SiO2)等绝缘层204。由此，开口op1堵塞，空隙层202与外部空间隔断。接下来，通过例如使用TEOS等气体的CVD等方法，形成氧化硅(SiO2)等绝缘层205。
[效果]
像参照图8所说明的那样，在本实施方式的周边电路PCA中，多个接点CS的弧状弯曲部156全部设置在空隙层202。通过此种构造，可适当抑制多个接点CS的弧状弯曲部156间的静电电容。另外，与例如在接点CS间形成狭缝并在该狭缝部分形成空隙之类的方法相比，可容易微细化。因此，根据此种构造，可同时实现半导体存储装置的高集成化及高速化。
另外，像参照图4所说明的那样，在本实施方式的周边电路PCA中，空隙层202包含与在X方向及Y方向上排列的多个晶体管Tr连接的多个接点CS的一部分。这些接点CS设置为相对高密度，因此通过将空隙层202设置在此种区域，可适当抑制接点CS间的静电电容。另外，可通过设置为相对高密度的多个接点CS支撑绝缘层201及绝缘层203以确保机械强度。
另外，像参照图17所说明的那样，在本实施方式的制造方法中，通过经由开口op1的湿式蚀刻等方法，将绝缘层201及绝缘层203的一部分去除而使空隙层202扩展。根据此种方法，可适当调整空隙层202的Z方向的宽度。由此，可容易使接点CS的弧状弯曲部156包含在空隙层303中。
通过此种方法进行制造的结果，本实施方式的周边电路PCA像参照图8所说明的那样，具备设置在绝缘层203的开口op1。另外，设置在绝缘层203的上表面的绝缘层204具备向下方突出的堵塞部206。
[第2实施方式]
[构成]
接下来，参照图18及图19对第2实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式相同的部分标附相同符号并省略说明。
图18是表示本实施方式的存储单元阵列MCA的局部构成的示意性剖视图。如上所述，伴随导体存储装置的高集成化，半导体层120的Z方向的长度倾向于增大。伴随于此，有供形成半导体层120的存储孔的形成历经多次而进行的情况。
本实施方式的半导体层120例如具备：半导体部121，在Z方向上延伸；及半导体部122，与该半导体部121的上端连接并在Z方向上延伸。另外，这些半导体部121及半导体部122分别具备下端部123、上端部124、及设置在所述下端部123与上端部124之间的弧状弯曲部125。
图19是表示本实施方式的周边电路PCB的局部构成的示意性剖视图。在历经多次进行存储孔的形成的情况下，考虑例如供形成接点CC、CS的接触孔的形成也历经多次而进行。
本实施方式的接点CC、CS例如具备：接点部211，在Z方向上延伸；连接部212，与该接点部211的上端连接；及接点部213，与该连接部212的上表面连接并在Z方向上延伸。半导体衬底100的上表面到连接部212的上表面的Z方向上的宽度也可与例如半导体衬底100的上表面到半导体层120的半导体部121(图18)的上端的Z方向上的宽度一致或大致一致。
接点部211及接点部213分别具备下端部214、上端部215、及设置在所述下端部214与上端部215之间的弧状弯曲部216。连接部212的X方向及Y方向上的宽度大于接点部211及接点部213的下端部214及上端部215的X方向及Y方向上的宽度。连接部212的X方向及Y方向上的宽度有大于接点部211及接点部213的弧状弯曲部216的X方向及Y方向上的宽度的情况，也有小于接点部211及接点部213的弧状弯曲部216的X方向及Y方向上的宽度的情况。
在图19的例子中，多个接点部211的弧状弯曲部216及连接部212全部设置在空隙层202。连接部212的上表面到空隙层202的上表面的Z方向上的宽度也可大于例如连接部212的上表面到空隙层202的底面的Z方向上的宽度。
[制造方法]
接下来，参照图20～图29例示本实施方式的半导体存储装置的制造方法。图20～图29是用以说明该制造方法的示意性剖视图。
在该制造方法中，例如像图20及图21例示的那样，在半导体衬底100上形成晶体管Tr。接下来，通过例如CVD等方法，在半导体衬底100上交替形成氧化硅(SiO2)等绝缘层111及氮化硅(Si3N4)等牺牲层110A。另外，例如将绝缘层111及牺牲层110A的一部分去除，通过CVD等方法形成绝缘层201。另外，通过例如RIE等方法，形成贯通多个绝缘层111及牺牲层110A的存储孔LMH。另外，通过例如CVD等方法，在存储孔LMH中形成非晶硅等牺牲层121A。另外，通过例如RIE等方法，形成贯通绝缘层201的接触孔LCSA。另外，通过例如CVD等方法，在接触孔LCSA中形成非晶硅等牺牲层211A。接下来，通过CVD等方法，在所述构成的上表面形成氮化硅等牺牲层202A。
接下来，例如像图22及图23例示的那样，通过RIE等方法，将牺牲层202A的一部分去除。牺牲层202A例如残留在供设置空隙层202的区域。
接下来，例如像图24及图25例示的那样，在所述构成的上表面交替形成氧化硅等绝缘层111及氮化硅等牺牲层110A。另外，例如将绝缘层111及牺牲层110A的一部分去除，通过CVD等方法形成绝缘层203。另外，通过例如RIE等方法，形成贯通多个绝缘层111及牺牲层110A的存储孔UMH。另外，例如通过湿式蚀刻等方法将牺牲层121A(图22)去除而使存储孔LMH的内周面及底面露出。另外，通过例如CVD等方法，在存储孔LMH、UMH中形成未图示的栅极绝缘膜及半导体层120。
接下来，例如像图26例示的那样，通过例如RIE等方法，形成贯通绝缘层203、牺牲层202A、及绝缘层201的接触孔UCSA。另外，通过例如RIE等方法，形成与接触孔UCSA连接的槽m0A。
接下来，例如像图27例示的那样，通过例如经由接触孔UCSA的湿式蚀刻等方法将牺牲层211A(图26)去除，而使接触孔LCSA的内周面及底面露出。
接下来，例如像图28例示的那样，形成接点CS及配线m0。该步骤例如与参照图13及图14说明的步骤同样地进行。
接下来，例如像图29例示的那样，形成贯通绝缘层203的开口op1。该步骤例如与参照图15说明的步骤同样地进行。
然后，例如像图19例示的那样，将牺牲层202A去除而形成空隙层202，使空隙层202扩展，并形成绝缘层204。另外，通过CVD等方法，形成绝缘层205。该步骤例如与参照图16说明的步骤以后的步骤同样地进行。
另外，例如像图18例示的那样，通过例如湿式蚀刻等方法将多个牺牲层110A去除，并通过例如CVD等方法形成导电层110。
[第3实施方式]
[构成]
接下来，参照图30对第3实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式相同的部分标附相同符号并省略说明。
图30是表示本实施方式的周边电路PCC的构成例的示意性剖视图。本实施方式的周边电路PCC具备设置在半导体衬底100上的氧化硅(SiO2)等绝缘层301。另外，周边电路PCC具备：多个接点CS，贯通绝缘层301而在Z方向上延伸并在X方向及Y方向上排列；及配线m0，设置在接点CS的上端。另外，周边电路PCC具备设置在绝缘层301及配线m0的上表面的氧化硅(SiO2)等绝缘层302。
在绝缘层301设置贯通绝缘层301而在Z方向上延伸的多个接触孔CSA。在所述多个接触孔CSA的内部分别设置接点CS。在接触孔CSA的内周面与接点CS的外周面之间，设置空隙303。空隙303遍及特定范围而在Z方向上延伸。在图示的例子中，在接点CS的下端部154到比弧状弯曲部156更靠上方的部分的外周面与接触孔CSA的内周面之间设置空隙303。
另外，在接触孔CSA的上端部与接点CS的上端部155之间，设置绝缘层304。绝缘层304与接触孔CSA上端部的内周面及接点CS上端部的外周面相接而将空隙303堵塞。绝缘层304的下端露出于空隙303中。绝缘层304例如包含碳化硅(SiC)等低介电体。
[制造方法]
接下来，参照图31～图38例示本实施方式的半导体存储装置的制造方法。图31～图38是用以说明该制造方法的示意性剖视图。
在该制造方法中，例如像图31例示的那样，在半导体衬底100上形成晶体管Tr。接下来，通过例如使用TEOS等气体的CVD等方法，在半导体衬底100上形成绝缘层301。接下来，通过例如RIE等方法，形成贯通绝缘层301而在Z方向上延伸的接触孔CSA。
接下来，例如像图32例示的那样，通过例如CVD等方法，在接触孔CSA的内周面及底面形成氮化硅(Si3N4)等牺牲层303A。
接下来，例如像图33例示的那样，通过例如RIE等方法，将设置在接触孔CSA的底面的牺牲层303A去除。
接下来，例如像图34例示的那样，形成导电层150B。通过例如CVD等方法，在牺牲层303A的内周面形成导电阻挡层152(图5)及导电层153(图5)。
接下来，例如像图35例示的那样，通过例如CMP等方法，将导电层150B的一部分去除，而形成接点CS。
接下来，例如像图36例示的那样，通过例如湿式蚀刻等方法，将牺牲层303A去除，而使接触孔CSA的内周面及接点CS的外周面露出，而形成空隙层303。
接下来，例如像图37例示的那样，通过例如CVD等方法，形成绝缘层304。由此空隙303堵塞，并与外部空间隔断。
接下来，例如像图38例示的那样，通过例如CMP等方法，将绝缘层304的一部分去除。
然后，例如像图30例示的那样，通过CVD及RIE等方法，形成配线m0及绝缘层302。
[第4实施方式]
接下来，参照图39对第4实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第3实施方式相同的部分标附相同符号并省略说明。
图39是表示本实施方式的周边电路PCD的构成例的示意性剖视图。本实施方式的周边电路PCD与第3实施方式的周边电路PCC(图30)同样地具备：绝缘层301，设置在半导体衬底100上；多个接点CS，贯通绝缘层301；配线m0，设置在接点CS的上端；及绝缘层302，设置在绝缘层301及配线m0的上表面。另外，在本实施方式的周边电路PCD中，与第2实施方式的周边电路PCB(图19)同样地，接点CS具备接点部211、连接部212及接点部213。
在绝缘层301设置贯通绝缘层301而在Z方向上延伸的多个接触孔LCSA、UCSA。在所述多个接触孔LCSA、UCSA的内部设置分别接点CS。在接触孔LCSA、UCSA的内周面与接点CS的外周面之间，设置空隙303。在图示的例子中，在接点部211的下端部214到比接点部213的弧状弯曲部216更靠上方的部分的外周面与接触孔LCSA、UCSA的内周面之间设置空隙303。
[第5实施方式]
接下来，参照图40对第5实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第4实施方式相同的部分标附相同符号并省略说明。
图40是表示本实施方式的周边电路PCE的构成例的示意性剖视图。像图示那样，本实施方式的周边电路PCE与第1实施方式的周边电路PCA(图8)大致同样地构成。例如，本实施方式的周边电路PCE具备绝缘层201、空隙层202及绝缘层203。另外，在本实施方式的周边电路PCE中，与第3实施方式的周边电路PCC(图30)同样地，在接触孔CSA的内周面与接点CS的外周面之间设置空隙303。
在图示的例子中，接点CS的弧状弯曲部156设置在空隙层202。另外，在接点CS的下端部154到与空隙层202对应的部分的外周面与接触孔CSA之间设置空隙303。空隙303与空隙层202连通。
[制造方法]
接下来，参照图41～图46例示本实施方式的半导体存储装置的制造方法。图41～图46是用以说明该制造方法的示意性剖视图。
在该制造方法中，例如像图41例示的那样，形成晶体管Tr、绝缘层201、牺牲层202A及绝缘层203。该步骤例如与参照图9～图11说明的步骤同样地进行。但，在参照图11说明的步骤中，也可通过RIE等方法使牺牲层202A的上表面露出。
接下来，例如像图42例示的那样，通过RIE等方法，形成贯通牺牲层202A及绝缘层201而在Z方向上延伸的接触孔CSA。
接下来，例如像图43例示的那样，在接触孔CSA的内部形成牺牲层303A及接点CS。该步骤例如与参照图32～图35说明的步骤同样地进行。
接下来，例如像图44例示的那样，通过CVD及RIE等方法，形成配线m0及绝缘层203。
接下来，例如像图45例示的那样，形成开口op1。该步骤例如与参照图15说明的步骤同样地进行。
接下来，例如像图46例示的那样，通过例如经由开口op1的湿式蚀刻等方法，将牺牲层202A及牺牲层303A去除，而形成空隙层202及空隙303。
然后，例如像图40例示的那样，通过例如使用硅烷(SiH4)等气体的等离子体CVD等方法，形成氧化硅(SiO2)等绝缘层204。另外，通过例如使用TEOS等气体的CVD等方法，形成氧化硅(SiO2)等绝缘层205。
[第6实施方式]
接下来，参照图47对第6实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第5实施方式相同的部分标附相同符号并省略说明。
图47是表示本实施方式的周边电路PCF的构成例的示意性剖视图。本实施方式的周边电路PCF与第5实施方式的周边电路PCE(图40)同样地，具备空隙层202及空隙303。另外，在本实施方式的周边电路PCF中，与第2实施方式的周边电路PCB(图19)同样地，接点CS具备接点部211、连接部212及接点部213。
在图示的例子中，接点部213的弧状弯曲部256设置在空隙层202。另外，在接点部211的下端部214到与接点CS的空隙层202对应的部分的外周面与接触孔LCSA、UCSA之间设置空隙303。空隙303与空隙层202连通。
[第7实施方式]
接下来，参照图48对第7实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第6实施方式相同的部分标附相同符号并省略说明。
图48是表示本实施方式的周边电路PCG的构成例的示意性剖视图。本实施方式的周边电路PCG与第3实施方式的周边电路PCC(图30)大致同样地构成。但，本实施方式的周边电路PCG具备设置在接点CS与绝缘层301之间的保护膜305。保护膜305与空隙303相比更靠近绝缘层301。
本实施方式的半导体存储装置与第3实施方式的周边电路PCC(图30)大致同样地制造。但，在制造本实施方式的半导体存储装置时，在参照图32说明的步骤中，在接触孔CSA的内周面及底面形成保护膜305，然后形成牺牲层303A。此外，牺牲层303A例如蚀刻速率小于保护膜305。
根据此种方法，可在去除牺牲层303A时保护绝缘层301，可适当控制空隙303的宽度。
[第8实施方式]
接下来，参照图49对第8实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第7实施方式相同的部分标附相同符号并省略说明。
图49是表示本实施方式的周边电路PCH的构成例的示意性剖视图。本实施方式的周边电路PCH与第7实施方式的周边电路PCG(图48)同样地，具备保护膜305。另外，在本实施方式的周边电路PCH中，与第2实施方式的周边电路PCB(图19)同样地，接点CS具备接点部211、连接部212及接点部213。
[第9实施方式]
接下来，参照图50对第9实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第8实施方式相同的部分标附相同符号并省略说明。
图50是表示本实施方式的周边电路PCI的构成例的示意性剖视图。本实施方式的周边电路PCI与第1实施方式的周边电路PCA(图8)大致同样地构成。但，本实施方式的周边电路PCI不具有空隙层202。另外，本实施方式的周边电路PCI具备设置在绝缘层201与绝缘层203之间的绝缘层207。绝缘层207例如包含碳化硅(SiC)等低介电体。
另外，在图50的例子中，多个接点CS的弧状弯曲部156全部与绝缘层207连接。另外，本实施方式的绝缘层207遍及多个晶体管Tr在X方向及Y方向上排列的区域而设置。因此，绝缘层207与和所述多个晶体管Tr连接的多个接点CS共通连接。
另外，在图50的例子中，未在绝缘层203设置开口op1。
此外，在图50中，例示具有与第1实施方式的周边电路PCA(图8)相似的构造且具备绝缘层207代替空隙层202的周边电路PCI。然而，例如也可采用具有与第2实施方式的周边电路PCB(图19)相似的构造且具备绝缘层207代替空隙层202的构造。
[第10实施方式]
接下来，参照图51对第10实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第9实施方式相同的部分标附相同符号并省略说明。
图51是表示本实施方式的周边电路PCJ的构成例的示意性剖视图。本实施方式的周边电路PCJ与第3实施方式的周边电路PCC(图30)大致同样地构成。但，本实施方式的周边电路PCJ不具有空隙303及绝缘层304。另外，本实施方式的周边电路PCJ具备设置在接触孔CSA的内周面与接点CS的外周面之间的绝缘层306。在图示的例子中，绝缘层306从接点CS的下端部154跨及上端部155而覆盖接点CS的侧面。绝缘层306例如包含碳化硅(SiC)等低介电体。
此外，在图51中例示具有与第3实施方式的周边电路PCC(图30)相似的构造且具备绝缘层306代替空隙303的周边电路PCJ。然而，例如也可采用具有与第4实施方式的周边电路PCD(图39)相似的构造且具备绝缘层306代替空隙303的构造。
[第11实施方式]
接下来，参照图52对第11实施方式的半导体存储装置进行说明。此外，在以下说明中，对与第1实施方式～第10实施方式相同的部分标附相同符号并省略说明。
图52是表示本实施方式的周边电路PCK的构成例的示意性剖视图。本实施方式的周边电路PCK与第5实施方式的周边电路PCE(图40)大致同样地构成。但，本实施方式的周边电路PCK不具有空隙层202及空隙303。另外，本实施方式的周边电路PCK具备第9实施方式的周边电路PCI的绝缘层207(图50)、及第10实施方式的周边电路PCJ的绝缘层306(图51)。在图示的例子中，绝缘层306设置在接点CS与绝缘层207之间。
此外，在图52中例示具有与第5实施方式的周边电路PCE(图40)相似的构造且具备绝缘层207及绝缘层306代替空隙层202及空隙303的周边电路PCK。然而，例如也可采用具有与第6实施方式的周边电路PCF(图47)相似的构造且具备绝缘层207及绝缘层306代替空隙层202及空隙303的构造。
[其它实施方式]
以上，例示了第1实施方式～第11实施方式。然而，以上的实施方式均为例示，构成或材料等可适当调整。
例如，在第3实施方式的周边电路PCC(图30)中，空隙303从接点CS的下端部154到比弧状弯曲部156更靠上方的部分而设置。然而，在接点CS的下端部154附近，也可设置绝缘层等。由此，可提升半导体存储装置的机械强度。此种构造例如也可通过在图36所示的步骤中残留牺牲层303A的一部分而形成。第4实施方式～第8实施方式的周边电路PCD(图39)、PCE(图40)、PCF(图47)、PCG(图48)、PCH(图49)也是相同的。
另外，在以上的实施方式中，例示了着眼于与半导体衬底100或设置在半导体衬底100的晶体管Tr的栅极电极连接的接点CS并削减接点CS间的静电电容的构成。然而，例如也可削减图3等中例示的接点CC或与TSV(Through Silicon Via，硅通孔)电极等其它构成连接的接点间的静电电容。
另外，例如，在图3中示出存储单元阵列MCA直接设置在半导体衬底100的表面且存储单元阵列MCA及周边电路PC设置在不同区域的例子。然而，例如也可采用如图53中例示的存储单元阵列MCA与半导体衬底100分开设置且在存储单元阵列MCA的正下方也设置周边电路PC的构造。
在此种构造中，有在存储单元阵列MCA的下方也设置配线层D0、D1、D2的情况。另外，有设置接点C3的情况，所述接点C3将设置在存储单元阵列MCA的上方的配线m0与设置在存储单元阵列MCA的下方的配线d2连接。在此种情况下，例如可削减与半导体衬底100等连接的接点CS间的静电电容，也可削减接点C3间的静电电容。
另外，在以上的例子中，作为半导体存储装置，例示了所谓的NAND闪存。然而，也可对例如DRAM(Dynamic Random Access Memory)等NAND闪存以外的半导体存储装置采用。
另外，在以上的例子中，例示了削减半导体存储装置所含的接点间的静电电容的构成。然而，以上的实施方式中例示的构成也可对半导体存储装置以外的装置采用。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式可以其它各种方式实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
100 半导体衬底
201 绝缘层
202 空隙层
203 绝缘层
301 绝缘层
303 空隙
304 绝缘层
CC 接点
CS 接点

Claims (6)

1.一种半导体装置，具备：
衬底；
第1绝缘层及第2绝缘层，在与所述衬底的表面交叉的第1方向上与所述衬底并排；
空隙层，设置在所述第1绝缘层与所述第2绝缘层之间；以及
第1接点电极及第2接点电极，在所述第1方向上延伸并在与所述第1方向交叉的第2方向上排列；且
所述第1接点电极及所述第2接点电极分别具备：所述第1方向的一端部；所述第1方向的另一端部；以及第1部分，设置在所述一端部与所述另一端部之间，且所述第2方向上的宽度大于所述一端部的所述第2方向上的宽度及所述另一端部的所述第2方向上的宽度；
所述第1接点电极的第1部分及所述第2接点电极的第1部分设置在所述空隙层。
2.根据权利要求1所述的半导体装置，其中
所述第1接点电极及所述第2接点电极分别具备设置在比所述第1部分更靠所述衬底侧且所述第2方向上的宽度大于所述一端部及所述另一端部的第2部分，且
在所述第1接点电极的第2部分与所述第1绝缘层之间、以及所述第2接点电极的第2部分与所述第1绝缘层之间设置空隙。
3.根据权利要求1所述的半导体装置，其中
所述第1接点电极具备：
第1接点部，在所述第1方向上延伸；及
第2接点部，在所述第1方向上延伸且比所述第1接点部远离所述衬底；且
所述第1接点部的另一端及所述第2接点部的一端设置在所述空隙层。
4.一种半导体装置，具备：
衬底；
第1绝缘层，在与所述衬底的表面交叉的第1方向上与所述衬底并排；及
第1接点电极，在所述第1方向上延伸；且
所述第1接点电极具备：所述第1方向的一端部；所述第1方向的另一端部；以及第1部分，设置在所述一端部与所述另一端部之间且与所述第1方向交叉的第2方向上的宽度大于所述一端部的所述第2方向上的宽度及所述另一端部的所述第2方向上的宽度；
在所述第1接点电极的第1部分与所述第1绝缘层之间设置空隙。
5.根据权利要求4所述的半导体装置，其中
所述第1接点电极的另一端部比所述一端部远离所述衬底，且
在所述第1接点电极的另一端部与所述第1绝缘层之间设置第1层，
所述第1层的一部分露出于所述空隙。
6.根据权利要求1至5中任一项所述的半导体装置，其中
所述第1接点电极的第1部分的所述第2方向上的宽度是所述第1接点电极的所述第2方向上的最大或极大的宽度。
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