CN110994996A - 异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路 - Google Patents

异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路 Download PDF

Info

Publication number
CN110994996A
CN110994996A CN201911413532.7A CN201911413532A CN110994996A CN 110994996 A CN110994996 A CN 110994996A CN 201911413532 A CN201911413532 A CN 201911413532A CN 110994996 A CN110994996 A CN 110994996A
Authority
CN
China
Prior art keywords
voltage
boot
output end
dcdc chip
asynchronous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911413532.7A
Other languages
English (en)
Other versions
CN110994996B (zh
Inventor
冯翰雪
皮文兵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
3Peak Inc
Original Assignee
3Peak Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 3Peak Inc filed Critical 3Peak Inc
Priority to CN201911413532.7A priority Critical patent/CN110994996B/zh
Publication of CN110994996A publication Critical patent/CN110994996A/zh
Application granted granted Critical
Publication of CN110994996B publication Critical patent/CN110994996B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本发明揭示了一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路，所述DCDC芯片包括输入端、第一输出端及第二输出端，输入端与输入电压相连，第一输出端和第二输出端之间的电压差为VBOOT，其中：所述输入端和第一输出端之间设有若干第一MOS管；所述第一MOS管的栅极与第二输出端之间设有BOOT参考电压单元；所述第二输出端和基准电位之间设有第二MOS管，第二MOS管通过逻辑控制单元进行驱动。自举电路包括：异步降压DCDC芯片；自举电容；电感；输出电容及负载电阻。本发明通过将BOOT参考电压单元的下端连接到第二输出端SW，解决了轻载情况下自举电容CBOOT无法充电问题。

Description

异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路
技术领域
本发明属于电源管理芯片技术领域，具体涉及一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路。
背景技术
参图1所示为现有技术中基于异步降压DCDC芯片的自举电路，其中BOOT参考电压单元的具体电路如图2所示，异步降压降压DCDC芯片需要使用肖特基二级管D0形成电感电流的续流路径，完成输入电压VIN到输出电压VOUT的转换。
异步降压DCDC芯片通常使用NMOS管作为高边的功率管，为了驱动高边NMOS管，需要芯片内部设计BOOT驱动电路，搭配外接自举电容CBOOT，以产生高边NMOS管驱动电路的电源BOOT。同时为了保证BOOT电压足以让高边NMOS管驱动电路正常工作，通常会有UVLO(under voltage lock out，低压锁存)电路监测BOOT与SW间的电压差VBOOT，电压差VBOOT足够大时才允许高边NMOS管打开。
参图3a～3c所示为现有技术中自举电路的工作波形图，可以发现现有技术中的自举电路具有以下缺点：
如图3a所示，自举电路需要SW电压很低，仅在OFF时间段才能为自举电容CBOOT充电；
如图3b所示，轻载DCM工作条件，OFF时间很短，IDEL时间段SW电压又较高，所以无法有效为自举电容CBOOT充电；
如图3c所示，输入电压VIN接近输出电压VOUT、大占空比的工作条件，无论CCM模式(ContinuousConduction Mode，连续导通模式)还是DCM模式(Discontinuous ConductionMode非连续导通模式)，OFF时间都很短，自举电容CBOOT无法充分充电。
参图4、图5所示，以上问题可以用外接二极管和假负载改善，如图4中二极管DA1加强了OFF时间段对自举电容CBOOT的充电能力，可以允许更小的OFF时间，图5中二极管DA1可以在DCM模式的IDEL时间段给自举电容CBOOT充电。两种方案中都加了假负载电阻Rdmy，避免进入极轻载状态，限制OFF时间不要太短，但上述方法损害了轻载效率。
因此，针对上述技术问题，有必要提供一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路。
发明内容
本发明的目的在于提供一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路，以解决轻载情况下自举电容无法充电的问题。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种异步降压DCDC芯片，所述DCDC芯片包括输入端、第一输出端及第二输出端，输入端与输入电压相连，第一输出端和第二输出端之间的电压差为VBOOT，其中：
所述输入端和第一输出端之间设有若干第一MOS管；
所述第一MOS管的栅极与第二输出端之间设有BOOT参考电压单元；
所述第二输出端和基准电位之间设有第二MOS管，第二MOS管通过逻辑控制单元进行驱动。
一实施例中，所述第一MOS管为高边NMOS管，包括与输入端相连的第一高边NMOS管及与第一输出端相连的第二高边NMOS管。
一实施例中，所述第一高边NMOS管和第二高边NMOS管分别与BOOT参考电压单元相连，第一高边NMOS管的源极与输入端相连，第一高边NMOS管的漏极与第二高边NMOS管的漏极相连，第二高边NMOS管的漏极与第一输出端相连。
一实施例中，所述第一输出端和第二输出端之间设有低压锁存单元，低压锁存单元用于监测第一输出单和第二输出端间的电压差VBOOT，以控制第一MOS管的导通或截止。
一实施例中，所述第二MOS管包括：
第一状态，输入端和第二输出端之间电压差小于或等于预设阈值电压时，逻辑控制单元驱动第二MOS管导通，第二输出端的电压拉低至基准电位；
第二状态，输入端和第二输出端之间电压差大于预设阈值电压时，逻辑控制单元驱动第二MOS管截止。
一实施例中，所述第二MOS管包括：
第三状态，第一输出端和第二输出端之间的电压差VBOOT小于或等于低压锁存单元的阈值电压时，逻辑控制单元驱动第二MOS管导通预设时间；
第四状态，第一输出端和第二输出端之间的电压差VBOOT大于低压锁存单元的阈值电压时，逻辑控制单元驱动第二MOS管截止。
一实施例中，所述第二输出端和第二MOS管设有第一二极管，第一二极管的正极与第二输出端相连，负极与第二MOS管相连。
一实施例中，所述BOOT参考电压单元包括串联于输入端和基准电位之间的第一电阻及第二二极管。
本发明另一实施例提供的技术方案如下：
一种基于异步降压DCDC芯片的自举电路，所述自举电路包括：
异步降压DCDC芯片；
自举电容，连接于异步降压DCDC芯片的第一输出端和第二输出端之间；
电感，与异步降压DCDC芯片的第二输出端相连；
输出电容及负载电阻，并联后连接于电感和基准电位之间。
一实施例中，所述自举电路还包括第三二极管，第三二极管的正极与基准电位相连，负极与异步降压DCDC芯片的第二输出端相连。
与现有技术相比，本发明具有以下优点：
本发明通过将BOOT参考电压单元的下端连接到第二输出端SW，解决了轻载情况下自举电容CBOOT无法充电问题；
通过控制第二MOS管的状态，能够提供充分的电压空间为自举电容CBOOT充电，适用于输入电压很低的应用条件，且能够控制自举电容CBOOT充电动作的次数，减小对正常工作的扰动。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中基于异步降压DCDC芯片的自举电路的电路原理图；
图2为现有技术中BOOT参考电压单元的电路原理图；
图3a～3c为现有技术中自举电路的工作波形图；
图4为自举电路外接二极管和假负载的电路原理图；
图5为自举电路外接二极管和假负载的另一电路原理图；
图6为本发明一实施例中异步降压DCDC芯片的电路原理图；
图7为本发明一实施例中基于异步降压DCDC芯片的自举电路的电路原理图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种异步降压DCDC芯片，包括输入端、第一输出端及第二输出端，输入端与输入电压相连，第一输出端和第二输出端之间的电压差为VBOOT，其中：
输入端和第一输出端之间设有若干第一MOS管；
第一MOS管的栅极与第二输出端之间设有BOOT参考电压单元；
第二输出端和基准电位之间设有第二MOS管，第二MOS管通过逻辑控制单元进行驱动。
本发明还公开了一种基于异步降压DCDC芯片的自举电路，包括：
异步降压DCDC芯片；
自举电容，连接于异步降压DCDC芯片的第一输出端和第二输出端之间；
电感，与异步降压DCDC芯片的第二输出端相连；
输出电容及负载电阻，并联后连接于电感和基准电位之间。
以下结合具体实施例对本发明作进一步说明。
参图6所示为本发明一实施例中异步降压DCDC芯片的电路原理图，DCDC芯片包括输入端IN、第一输出端BOOT及第二输出端SW，输入端与输入电压VIN相连，第一输出端BOOT和第二输出端SW之间的电压差为VBOOT，其中：
输入端IN和第一输出端BOOT之间设有若干第一MOS管；
第一MOS管的栅极与第二输出端SW之间设有BOOT参考电压单元；
第二输出端SW和基准电位之间设有第二MOS管M3，第二MOS管M3通过逻辑控制单元进行驱动。
本实施例中，第一MOS管为高边NMOS管，包括与输入端IN相连的第一高边NMOS管M1及与第一输出端BOOT相连的第二高边NMOS管M2。
具体地，第一高边NMOS管M1和第二高边NMOS管M2分别与BOOT参考电压单元相连，第一高边NMOS管M1的源极与输入端IN相连，第一高边NMOS管M1的漏极与第二高边NMOS管M2的漏极相连，第二高边NMOS管M2的漏极与第一输出端BOOT相连。
第一输出端BOOT和第二输出端SW之间设有低压锁存单元，低压锁存单元用于监测第一输出单和第二输出端SW间的电压差VBOOT，以控制第一MOS管的导通或截止。低压锁存单元为现有技术中常用的低压锁存电路，该电路已经属于现有技术，此处不再进行详细说明。
本实施例中在第二输出端SW和基准电位之间增加第二MOS管M3，并通过逻辑控制单元进行驱动，逻辑控制单元的驱动原理如下：
当输入端IN和第二输出端SW之间电压差小于或等于预设阈值电压时，逻辑控制单元驱动第二MOS管M3导通，第二输出端SW的电压拉低至基准电位；
当输入端IN和第二输出端SW之间电压差大于预设阈值电压时，逻辑控制单元驱动第二MOS管M3截止。
逻辑控制单元的驱动原理还可以为：
当第一输出端BOOT和第二输出端SW之间的电压差VBOOT小于或等于低压锁存单元的阈值电压时，逻辑控制单元驱动第二MOS管M3导通预设时间；
当第一输出端BOOT和第二输出端SW之间的电压差VBOOT大于低压锁存单元的阈值电压时，逻辑控制单元驱动第二MOS管M3截止。
优选地，本实施例中在第二输出端SW和第二MOS管M3设有第一二极管D1，第一二极管D1的正极与第二输出端SW相连，负极D1与第二MOS管M3相连，第一二极管D1的设置可以阻断电流的倒灌路径。
BOOT参考电压单元可以采用如图2所示的电路结构，包括串联于输入端IN和基准电位之间的第一电阻R1及第二二极管D2，第一电阻R1及第二二极管D2之间的电压NGATE为第一高边NMOS管M1和第二高边NMOS管M2的栅极驱动电压。
参图7所示为本发明另一实施例中基于异步降压DCDC芯片的自举电路的电路原理图，该自举电路包括：
异步降压DCDC芯片，异步降压DCDC芯片的电路原理如上述实施例及图6所述，此处不再进行赘述；
自举电容CBOOT，连接于异步降压DCDC芯片的第一输出端BOOT和第二输出端SW之间；
电感L0，与异步降压DCDC芯片的第二输出端SW相连；
输出电容COUT及负载电阻Rload，并联后连接于电感L0和基准电位之间。
另外，本实施例中的自举电路还包括第三二极管D0，第三二极管D0的正极与基准电位相连，负极与异步降压DCDC芯片的第二输出端SW相连。
本实施例中的设计原理具体为：
通过将BOOT参考电压单元的下端连接到第二输出端SW，只要输入端IN和第二输出端SW之间的电压差足够大(如大于某一电压值)，自举电路即可工作，无论是OFF时间段还是IDEL时间段，均可为自举电容CBOOT充电，也即解决轻载情况下自举电容CBOOT无法充电问题；
在第二输出端SW和基准电位之间增加第二MOS管M3，在输入端IN和第二输出端SW之间电压差较小时，控制逻辑可以导通M3，将第二输出端SW的电压下拉到接近0V，提供充分的电压空间为自举电容CBOOT充电，能适应输入电压VIN很低的应用条件；
控制逻辑还可以自适应地控制M3导通，例如当第一输出端BOOT和第二输出端SW之间的电压差VBOOT小于或等于低压锁存单元的阈值电压时，导通M3一个开关周期的时间，VBOOT电压在低压锁存单元的阈值电压以上时M3保持截止。这样自举电容CBOOT充电动作尽可能少发生，减小对正常工作的扰动。
由以上技术方案可以看出，本发明具有以下有益效果：
本发明通过将BOOT参考电压单元的下端连接到第二输出端SW，解决了轻载情况下自举电容CBOOT无法充电问题；
通过控制第二MOS管的状态，能够提供充分的电压空间为自举电容CBOOT充电，适用于输入电压很低的应用条件，且能够控制自举电容CBOOT充电动作的次数，减小对正常工作的扰动。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种异步降压DCDC芯片，其特征在于，所述DCDC芯片包括输入端、第一输出端及第二输出端，输入端与输入电压相连，第一输出端和第二输出端之间的电压差为VBOOT，其中：
所述输入端和第一输出端之间设有若干第一MOS管；
所述第一MOS管的栅极与第二输出端之间设有BOOT参考电压单元；
所述第二输出端和基准电位之间设有第二MOS管，第二MOS管通过逻辑控制单元进行驱动。
2.根据权利要求1所述的异步降压DCDC芯片，其特征在于，所述第一MOS管为高边NMOS管，包括与输入端相连的第一高边NMOS管及与第一输出端相连的第二高边NMOS管。
3.根据权利要求2所述的异步降压DCDC芯片，其特征在于，所述第一高边NMOS管和第二高边NMOS管分别与BOOT参考电压单元相连，第一高边NMOS管的源极与输入端相连，第一高边NMOS管的漏极与第二高边NMOS管的漏极相连，第二高边NMOS管的漏极与第一输出端相连。
4.根据权利要求1所述的异步降压DCDC芯片，其特征在于，所述第一输出端和第二输出端之间设有低压锁存单元，低压锁存单元用于监测第一输出单和第二输出端间的电压差VBOOT，以控制第一MOS管的导通或截止。
5.根据权利要求1所述的异步降压DCDC芯片，其特征在于，所述第二MOS管包括：
第一状态，输入端和第二输出端之间电压差小于或等于预设阈值电压时，逻辑控制单元驱动第二MOS管导通，第二输出端的电压拉低至基准电位；
第二状态，输入端和第二输出端之间电压差大于预设阈值电压时，逻辑控制单元驱动第二MOS管截止。
6.根据权利要求4所述的异步降压DCDC芯片，其特征在于，所述第二MOS管包括：
第三状态，第一输出端和第二输出端之间的电压差VBOOT小于或等于低压锁存单元的阈值电压时，逻辑控制单元驱动第二MOS管导通预设时间；
第四状态，第一输出端和第二输出端之间的电压差VBOOT大于低压锁存单元的阈值电压时，逻辑控制单元驱动第二MOS管截止。
7.根据权利要求1所述的异步降压DCDC芯片，其特征在于，所述第二输出端和第二MOS管设有第一二极管，第一二极管的正极与第二输出端相连，负极与第二MOS管相连。
8.根据权利要求1所述的异步降压DCDC芯片，其特征在于，所述BOOT参考电压单元包括串联于输入端和基准电位之间的第一电阻及第二二极管。
9.一种基于异步降压DCDC芯片的自举电路，其特征在于，所述自举电路包括：
权利要求1～8中任一项所述的异步降压DCDC芯片；
自举电容，连接于异步降压DCDC芯片的第一输出端和第二输出端之间；
电感，与异步降压DCDC芯片的第二输出端相连；
输出电容及负载电阻，并联后连接于电感和基准电位之间。
10.根据权利要求9所述的基于异步降压DCDC芯片的自举电路，其特征在于，所述自举电路还包括第三二极管，第三二极管的正极与基准电位相连，负极与异步降压DCDC芯片的第二输出端相连。
CN201911413532.7A 2019-12-31 2019-12-31 异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路 Active CN110994996B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911413532.7A CN110994996B (zh) 2019-12-31 2019-12-31 异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911413532.7A CN110994996B (zh) 2019-12-31 2019-12-31 异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路

Publications (2)

Publication Number Publication Date
CN110994996A true CN110994996A (zh) 2020-04-10
CN110994996B CN110994996B (zh) 2021-03-23

Family

ID=70079820

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911413532.7A Active CN110994996B (zh) 2019-12-31 2019-12-31 异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路

Country Status (1)

Country Link
CN (1) CN110994996B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115882727A (zh) * 2023-02-10 2023-03-31 禹创半导体(深圳)有限公司 一种降压转换器及电源芯片
CN117155126A (zh) * 2023-03-14 2023-12-01 荣耀终端有限公司 终端设备及控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080100378A1 (en) * 2006-10-30 2008-05-01 Infineon Technologies Austria Ag Circuits and methods for controlling a switch
CN102098030A (zh) * 2009-12-09 2011-06-15 罗姆股份有限公司 半导体器件和使用所述器件的开关调节器
CN103199689A (zh) * 2013-04-18 2013-07-10 电子科技大学 一种具有输入电压欠压锁定功能的开关电源
CN108494234A (zh) * 2018-04-09 2018-09-04 电子科技大学 适用于GaN高速栅驱动电路的浮动电源轨

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080100378A1 (en) * 2006-10-30 2008-05-01 Infineon Technologies Austria Ag Circuits and methods for controlling a switch
CN102098030A (zh) * 2009-12-09 2011-06-15 罗姆股份有限公司 半导体器件和使用所述器件的开关调节器
CN103199689A (zh) * 2013-04-18 2013-07-10 电子科技大学 一种具有输入电压欠压锁定功能的开关电源
CN108494234A (zh) * 2018-04-09 2018-09-04 电子科技大学 适用于GaN高速栅驱动电路的浮动电源轨

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115882727A (zh) * 2023-02-10 2023-03-31 禹创半导体(深圳)有限公司 一种降压转换器及电源芯片
CN117155126A (zh) * 2023-03-14 2023-12-01 荣耀终端有限公司 终端设备及控制方法
CN117155126B (zh) * 2023-03-14 2024-06-25 荣耀终端有限公司 终端设备及控制方法

Also Published As

Publication number Publication date
CN110994996B (zh) 2021-03-23

Similar Documents

Publication Publication Date Title
CN202094794U (zh) 一种自举型门极驱动控制电路
CN102299626A (zh) 用于直流至直流变换的方法和装置
CN100550587C (zh) 可变匝比的同步整流或二极管整流变换器
CN112165252B (zh) 一种基于窄脉冲控制的buck变换器自举驱动电路
CN101282083B (zh) Buck驱动电路
CN110994996B (zh) 异步降压dcdc芯片及基于异步降压dcdc芯片的自举电路
CN102290030A (zh) Led背光驱动电路
CN101562395A (zh) 具有轻载效率提升功能的电压调制电路
CN101976940A (zh) 开关电源转换器开关管驱动自举电路
CN207368896U (zh) 自举驱动电路、同步整流自举控制电路
US20010038540A1 (en) Switching circuit of power conversion apparatus
CN110391736A (zh) Buck变换器的控制电路
CN1228909C (zh) 用于直流变换器的同步整流驱动电路
CN203352444U (zh) 一种高效率降压型dc-dc变换器
CN107659173A (zh) 自举驱动电路、同步整流自举控制电路
CN108322053A (zh) 一种降压式变换电路
CN208834723U (zh) 多通道led背光驱动电路及液晶电视
CN113241942B (zh) 一种应用于四开关buck-boost变换器的自举驱动电路
CN114268219B (zh) 一种驱动高边nmos管的自举电路
CN210985942U (zh) 一种高压降压型开关电源***
CN112187045B (zh) 一种无负向电流的buck变换器自举驱动电路
CN111404236B (zh) 一种光伏充电控制器的充电电路及光伏充电控制器
CN211377896U (zh) 一种基于nmos管的宽电压输入的直流降压电路
CN109149925B (zh) 一种降压斩波电路
CN203339960U (zh) 一种boost升压电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant