CN110349950A - 低触发电压、高esd电路 - Google Patents
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- 238000000034 method Methods 0.000 abstract description 7
- 230000001960 triggered effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
低触发电压、高ESD电路,本发明涉及模拟集成电路领域。本发明包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区,第一N+掺杂区与触发结构连接端形成电路连接,触发结构连接端通过第一电阻与PAD端连接。本发明采用把SCR结构的控制端(栅极或基极)引出,连接到触发结构上,通过触发结构来触发SCR结构触发,解决了低触发电压和工艺移植问题。
Description
技术领域
本发明涉及模拟集成电路领域。
背景技术
模拟集成电路中,为了满足集成电路正常的生产、包装、运输等,IC芯片需要达到一定的ESD等级,通常要求达到GJB597B标准中ESD等级的2KV及以上。有些特殊器件,在***应用中,会面临更恶劣的环境,如EOS、浪涌突波等,GJB597B标准中2KV的ESD等级通常不能满足要求,而要达到IEC61000-4-2中15KV的ESD等级,为了实现15KV ESD等级,常规芯片需要外加TVS或者压敏电阻,才能达到这样的目的。在集成电路中,也可通过集成SCR结构实现15KV ESD能力。
为了节省***成本,提高芯片自身的可靠性,用户对芯片的ESD等级也提出15KVESD等级要求。在《多功能电能表通信协议》中,就明确要求驱动器和接收器需要达到15KVESD及以上。
在现有的15KV ESD器件中,通常在芯片中集成了SCR结构,但SCR结构的工艺移植性不好、触发电压随工艺变化较大。
发明内容
本发明所要解决的技术问题是:解决SCR结构工艺移植性问题,提供一种低触发电压、高ESD电路。
本发明解决所述技术问题采用的技术方案是,低触发电压、高ESD电路,其特征在于,包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区,第一N+掺杂区与触发结构连接端形成电路连接,触发结构连接端通过第一电阻与PAD端连接。
或者,所述第二N+掺杂区通过顺次串联的第三P+掺杂区、第三N+掺杂区、第四P+掺杂区连接到接地端,第四P+掺杂区和接地端直接连接,第三N+掺杂区连接第二触发结构连接端,第二触发结构连接端通过第二电阻和接地端连接。
本发明采用把SCR结构的控制端(栅极或基极)引出,连接到触发结构上,通过触发结构来触发SCR结构触发,解决了低触发电压和工艺移植问题。
附图说明
图1为现有技术SCR结构示意图。
图2为现有技术正负耐压SCR结构示意图。
图3为本发明低触发电压、正耐压SCR结构的原理图。
图4为本发明低触发电压、正耐压SCR结构的一种实现方式的结构图。
图5为本发明低触发电压、正负耐压、SCR结构的原理图。
图6为本发明低触发电压、正负耐压、SCR结构的一种实现方式的结构图。
图7为本发明低触发电压、正负耐压、SCR结构的一种实现方式的结构图。
图8为典型的触发结构的示意图。
具体实施方式
参考图1的两种SCR结构,图1(a)为传统的SCR结构,触发电压由NWELL/P-SUB的击穿电压决定,虽然该结构的放电能力较大,但NWELL/P-SUB在CMOS工艺中通常在25V以上,而常规5V MOS器件的触发电压为13V左右,使得该结构难以有效保护内部器件。
图1(b)在图1(a)的基础上增加了一个N+Trigger有源区,并跨接NWELL和P-SUB上,使能该SCR结构的触发电压降低为N+Trigger/P-SUB的击穿电压,并可通过调节N+Trigger的浓度,实现有效的保护内部MOS管。
参考图2的两种SCR结构,可实现正负耐压工作,也可实现较高的ESD保护。其中图2(a)的触发电压较高,触发电压由PWELL/NWELL的击穿电压决定。图2(b)的触发电压由N+Trigger/PWELL决定。
图3为本发明正耐压、低触发电压SCR结构的原理图。图3(a)表明该SCR结构是有四层PNPN结构、电阻、触发结构组成。具体的说,其示出了一种低触发电压、高ESD电路,包括在PAD端到接地端之间顺次串联的第一P+掺杂区31、第一N+掺杂区32、第二P+掺杂区33、第二N+掺杂区34,第一N+掺杂区32与触发结构连接端形成电路连接,触发结构连接端通过第一电阻与PAD端连接。
图3(b)为正耐压SCR结构电路工作原理。当PAD承受正高压时,触发结构会先触发并沉电流,并在R上形成IR压降。当IR压降超过VBE时,寄生PNP开启,并形成PAD到GND的大电流,并把NPN也开启,从而让SCR结构开启。
图4为本发明正耐压、低触发电压SCR结构的一个具体实现方式。
图5为本发明正负耐压、低触发电压SCR结构的原理图。与正耐压、低触发电压SCR结构相似,正负耐压SCR结构本质上为两个SCR结构堆叠形成,形成二极管的堆叠,从而实现正负耐压。为了降低SCR结构的触发电压,所以引入SCR结构的触发结构,并连接到SCR结构的栅极(并联),从而产生SCR结构工艺移植性好,触发电压低的特点。图5(a)示出了一种低触发电压、高ESD电路,所述第二N+掺杂区52通过顺次串联的第三P+掺杂区53、第三N+掺杂区54、第四P+掺杂区55连接到接地端,第四P+掺杂区和接地端直接连接,第三N+掺杂区连接第二触发结构连接端,第二触发结构连接端通过第二电阻和接地端连接。
图5(b)右侧示出了触发结构的的一种示例,为两个二极管,每个二极管为一个触发结构。
图6为本发明正负耐压、低触发电压SCR结构的一个具体实施方式的电路图。
图7为本发明正负耐压、低触发电压SCR结构的第二个具体实施方式的电路图。
图8为可选用的三种触发结构。加入PWELL/HNWELL的击穿电压远远大于堆叠器件的击穿电压,则PMOS管、NMOS管、二极管的堆叠个数,决定了SCR结构的触发电压,可表示为VT1=N*VBR,其中N为堆叠的个数,VBR为单个堆叠器件的击穿电压。
Claims (2)
1.低触发电压、高ESD电路,其特征在于,包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区,第一N+掺杂区与触发结构连接端形成电路连接,触发结构连接端通过第一电阻与PAD端连接。
2.如权利要求1所述的低触发电压、高ESD电路,其特征在于,所述第二N+掺杂区通过顺次串联的第三P+掺杂区、第三N+掺杂区、第四P+掺杂区连接到接地端,第四P+掺杂区和接地端直接连接,第三N+掺杂区连接第二触发结构连接端,第二触发结构连接端通过第二电阻和接地端连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910532899.4A CN110349950A (zh) | 2019-06-19 | 2019-06-19 | 低触发电压、高esd电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910532899.4A CN110349950A (zh) | 2019-06-19 | 2019-06-19 | 低触发电压、高esd电路 |
Publications (1)
Publication Number | Publication Date |
---|---|
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---|---|---|---|
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Country Status (1)
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---|---|
CN (1) | CN110349950A (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101847633A (zh) * | 2010-05-05 | 2010-09-29 | 北京大学 | 一种静电保护器件及其制备方法 |
US20110147794A1 (en) * | 2008-02-14 | 2011-06-23 | International Business Machines | Structure and method for a silicon controlled rectifier (scr) structure for soi technology |
CN102569360A (zh) * | 2012-03-09 | 2012-07-11 | 浙江大学 | 一种基于二极管辅助触发的双向可控硅器件 |
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2019
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