CN110349950A - 低触发电压、高esd电路 - Google Patents

低触发电压、高esd电路 Download PDF

Info

Publication number
CN110349950A
CN110349950A CN201910532899.4A CN201910532899A CN110349950A CN 110349950 A CN110349950 A CN 110349950A CN 201910532899 A CN201910532899 A CN 201910532899A CN 110349950 A CN110349950 A CN 110349950A
Authority
CN
China
Prior art keywords
doped region
trigger
trigger voltage
scr structure
connecting pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910532899.4A
Other languages
English (en)
Inventor
曹小强
李大刚
岑远军
彭萧天
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CHENGDU SINO MICROELECTRONICS TECHNOLOGY Co Ltd
Original Assignee
CHENGDU SINO MICROELECTRONICS TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CHENGDU SINO MICROELECTRONICS TECHNOLOGY Co Ltd filed Critical CHENGDU SINO MICROELECTRONICS TECHNOLOGY Co Ltd
Priority to CN201910532899.4A priority Critical patent/CN110349950A/zh
Publication of CN110349950A publication Critical patent/CN110349950A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

低触发电压、高ESD电路，本发明涉及模拟集成电路领域。本发明包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区，第一N+掺杂区与触发结构连接端形成电路连接，触发结构连接端通过第一电阻与PAD端连接。本发明采用把SCR结构的控制端(栅极或基极)引出，连接到触发结构上，通过触发结构来触发SCR结构触发，解决了低触发电压和工艺移植问题。

Description

低触发电压、高ESD电路
技术领域
本发明涉及模拟集成电路领域。
背景技术
模拟集成电路中，为了满足集成电路正常的生产、包装、运输等，IC芯片需要达到一定的ESD等级，通常要求达到GJB597B标准中ESD等级的2KV及以上。有些特殊器件，在***应用中，会面临更恶劣的环境，如EOS、浪涌突波等，GJB597B标准中2KV的ESD等级通常不能满足要求，而要达到IEC61000-4-2中15KV的ESD等级，为了实现15KV ESD等级，常规芯片需要外加TVS或者压敏电阻，才能达到这样的目的。在集成电路中，也可通过集成SCR结构实现15KV ESD能力。
为了节省***成本，提高芯片自身的可靠性，用户对芯片的ESD等级也提出15KVESD等级要求。在《多功能电能表通信协议》中，就明确要求驱动器和接收器需要达到15KVESD及以上。
在现有的15KV ESD器件中，通常在芯片中集成了SCR结构，但SCR结构的工艺移植性不好、触发电压随工艺变化较大。
发明内容
本发明所要解决的技术问题是：解决SCR结构工艺移植性问题，提供一种低触发电压、高ESD电路。
本发明解决所述技术问题采用的技术方案是，低触发电压、高ESD电路，其特征在于，包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区，第一N+掺杂区与触发结构连接端形成电路连接，触发结构连接端通过第一电阻与PAD端连接。
或者，所述第二N+掺杂区通过顺次串联的第三P+掺杂区、第三N+掺杂区、第四P+掺杂区连接到接地端，第四P+掺杂区和接地端直接连接，第三N+掺杂区连接第二触发结构连接端，第二触发结构连接端通过第二电阻和接地端连接。
本发明采用把SCR结构的控制端(栅极或基极)引出，连接到触发结构上，通过触发结构来触发SCR结构触发，解决了低触发电压和工艺移植问题。
附图说明
图1为现有技术SCR结构示意图。
图2为现有技术正负耐压SCR结构示意图。
图3为本发明低触发电压、正耐压SCR结构的原理图。
图4为本发明低触发电压、正耐压SCR结构的一种实现方式的结构图。
图5为本发明低触发电压、正负耐压、SCR结构的原理图。
图6为本发明低触发电压、正负耐压、SCR结构的一种实现方式的结构图。
图7为本发明低触发电压、正负耐压、SCR结构的一种实现方式的结构图。
图8为典型的触发结构的示意图。
具体实施方式
参考图1的两种SCR结构，图1(a)为传统的SCR结构，触发电压由NWELL/P-SUB的击穿电压决定，虽然该结构的放电能力较大，但NWELL/P-SUB在CMOS工艺中通常在25V以上，而常规5V MOS器件的触发电压为13V左右，使得该结构难以有效保护内部器件。
图1(b)在图1(a)的基础上增加了一个N+Trigger有源区，并跨接NWELL和P-SUB上，使能该SCR结构的触发电压降低为N+Trigger/P-SUB的击穿电压，并可通过调节N+Trigger的浓度，实现有效的保护内部MOS管。
参考图2的两种SCR结构，可实现正负耐压工作，也可实现较高的ESD保护。其中图2(a)的触发电压较高，触发电压由PWELL/NWELL的击穿电压决定。图2(b)的触发电压由N+Trigger/PWELL决定。
图3为本发明正耐压、低触发电压SCR结构的原理图。图3(a)表明该SCR结构是有四层PNPN结构、电阻、触发结构组成。具体的说，其示出了一种低触发电压、高ESD电路，包括在PAD端到接地端之间顺次串联的第一P+掺杂区31、第一N+掺杂区32、第二P+掺杂区33、第二N+掺杂区34，第一N+掺杂区32与触发结构连接端形成电路连接，触发结构连接端通过第一电阻与PAD端连接。
图3(b)为正耐压SCR结构电路工作原理。当PAD承受正高压时，触发结构会先触发并沉电流，并在R上形成IR压降。当IR压降超过VBE时，寄生PNP开启，并形成PAD到GND的大电流，并把NPN也开启，从而让SCR结构开启。
图4为本发明正耐压、低触发电压SCR结构的一个具体实现方式。
图5为本发明正负耐压、低触发电压SCR结构的原理图。与正耐压、低触发电压SCR结构相似，正负耐压SCR结构本质上为两个SCR结构堆叠形成，形成二极管的堆叠，从而实现正负耐压。为了降低SCR结构的触发电压，所以引入SCR结构的触发结构，并连接到SCR结构的栅极(并联)，从而产生SCR结构工艺移植性好，触发电压低的特点。图5(a)示出了一种低触发电压、高ESD电路，所述第二N+掺杂区52通过顺次串联的第三P+掺杂区53、第三N+掺杂区54、第四P+掺杂区55连接到接地端，第四P+掺杂区和接地端直接连接，第三N+掺杂区连接第二触发结构连接端，第二触发结构连接端通过第二电阻和接地端连接。
图5(b)右侧示出了触发结构的的一种示例，为两个二极管，每个二极管为一个触发结构。
图6为本发明正负耐压、低触发电压SCR结构的一个具体实施方式的电路图。
图7为本发明正负耐压、低触发电压SCR结构的第二个具体实施方式的电路图。
图8为可选用的三种触发结构。加入PWELL/HNWELL的击穿电压远远大于堆叠器件的击穿电压，则PMOS管、NMOS管、二极管的堆叠个数，决定了SCR结构的触发电压，可表示为VT1＝N*VBR，其中N为堆叠的个数，VBR为单个堆叠器件的击穿电压。

Claims (2)

1.低触发电压、高ESD电路，其特征在于，包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区，第一N+掺杂区与触发结构连接端形成电路连接，触发结构连接端通过第一电阻与PAD端连接。
2.如权利要求1所述的低触发电压、高ESD电路，其特征在于，所述第二N+掺杂区通过顺次串联的第三P+掺杂区、第三N+掺杂区、第四P+掺杂区连接到接地端，第四P+掺杂区和接地端直接连接，第三N+掺杂区连接第二触发结构连接端，第二触发结构连接端通过第二电阻和接地端连接。
CN201910532899.4A 2019-06-19 2019-06-19 低触发电压、高esd电路 Pending CN110349950A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910532899.4A CN110349950A (zh) 2019-06-19 2019-06-19 低触发电压、高esd电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910532899.4A CN110349950A (zh) 2019-06-19 2019-06-19 低触发电压、高esd电路

Publications (1)

Publication Number Publication Date
CN110349950A true CN110349950A (zh) 2019-10-18

Family

ID=68182477

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910532899.4A Pending CN110349950A (zh) 2019-06-19 2019-06-19 低触发电压、高esd电路

Country Status (1)

Country Link
CN (1) CN110349950A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847633A (zh) * 2010-05-05 2010-09-29 北京大学 一种静电保护器件及其制备方法
US20110147794A1 (en) * 2008-02-14 2011-06-23 International Business Machines Structure and method for a silicon controlled rectifier (scr) structure for soi technology
CN102569360A (zh) * 2012-03-09 2012-07-11 浙江大学 一种基于二极管辅助触发的双向可控硅器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147794A1 (en) * 2008-02-14 2011-06-23 International Business Machines Structure and method for a silicon controlled rectifier (scr) structure for soi technology
CN101847633A (zh) * 2010-05-05 2010-09-29 北京大学 一种静电保护器件及其制备方法
CN102569360A (zh) * 2012-03-09 2012-07-11 浙江大学 一种基于二极管辅助触发的双向可控硅器件

Similar Documents

Publication Publication Date Title
US8232601B1 (en) Transient voltage suppressors
US7750439B2 (en) ESD protection device
US10263419B2 (en) Transient voltage protection circuits, devices, and methods
CN202549831U (zh) 一种静电放电防护装置及由其组成的***
CN108807376B (zh) 一种低压mos辅助触发scr的双向瞬态电压抑制器
US8552530B2 (en) Vertical transient voltage suppressors
US20110068366A1 (en) Bi-directional SCR ESD device
CN102263102B (zh) 一种用于静电防护的反向二极管触发可控硅
CN108666303A (zh) 用于电过应力和静电放电保护的方法和器件
US20130003242A1 (en) Transient voltage suppressor for multiple pin assignments
CN102569360A (zh) 一种基于二极管辅助触发的双向可控硅器件
CN103427408A (zh) 用于高电压应用的静电放电保护
US9224702B2 (en) Three-dimension (3D) integrated circuit (IC) package
CN112216690A (zh) 具有低寄生电容的静电放电保护结构及其静电放电保护电路
CN101174622B (zh) 接垫的静电放电保护装置与其方法及结构
CN108878417B (zh) 一种高维持mos辅助触发scr结构的瞬态电压抑制器
CN112599522B (zh) 一种快速开启均匀导通双向静电浪涌保护ic
CN110349950A (zh) 低触发电压、高esd电路
CN102270658B (zh) 一种低触发电压低寄生电容的可控硅结构
CN102544068A (zh) 一种基于pnp型三极管辅助触发的双向可控硅器件
CN107359158B (zh) 一种混合型瞬态电压抑制器
CN113380786B (zh) 集成逆导二极管的可控硅瞬态电压抑制保护器件结构
CN113658946B (zh) 多通道瞬时电压抑制装置
CN205283121U (zh) 一种浪涌防护器件
CN214254423U (zh) 具有高维持电压低触发电压高esd特性的scr器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191018

WD01 Invention patent application deemed withdrawn after publication