CN110300494A - 半导体器件及其封装方法 - Google Patents

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Abstract

本发明实施例提供一种提高氮化镓半导体器件散热性能的封装方法，即GaN半导体器件的垂直面或背面封装在印刷电路板PCB之上，且与PCB热接触。这种封装技术可以与表面组装技术如基板栅格阵列(LGA)版式、球状引脚栅格阵列(BGA)版式以及其他版式相互兼容。PCB与GaN半导体器件的垂直面或背面之间的热接触可采用焊料来制作，作为热接触的焊料也可与GaN半导体器件的源极连接，以提高该GaN半导体器件的电学稳定性。

Description

半导体器件及其封装方法
本发明优先权为美国临时申请62626005(申请日2018年2月3日)，DAS码:7409；及美国正式申请16254296(申请日2019年1月22日)，DAS码:1413。
技术领域
本发明实施例涉及GaN功率半导体器件及其封装和组装技术，特别是一种半导体器件及其封装方法。
背景技术
氮化镓GaN作为有望取代硅Si和砷化镓GaAs的第三代半导体材料，已经受到了人们的广泛关注。由于GaN的巴里加品质因数是硅Si的3000倍，所以GaN具有取代所有Si基功率电子器件的巨大潜力。然而，GaN要获得广泛应用，还有许多技术壁垒需要克服，其中一个就是要寻找一种能够封装GaN芯片并将其组装到衬底以及印刷线路版(PCB)上的高效且低廉的方法。
例如，GaN开关的封装就对功率电子器件的性能有很重要的影响，需要依赖于精细设计GaN开关的封装以减少寄生电感和热阻，这对GaN器件来说尤为重要，因为相对于Si器件，GaN器件的导通电阻对温度的升高更加敏感。拙劣的封装设计会造成GaN功率晶体管过热而使其损坏。
基板栅格阵列(LGA)是封装中经常采用的一种版式，图1A为一个典型的GaN功率晶体管10底视图，其中，G、D和S分别代表GaN功率晶体管10的栅极(Gate)、漏极(Drain)和源极(Source)的焊盘，图1B为LGA板式中GaN器件10的侧面示意图。由图1B可知，焊接条11a和焊接条11b分别与GaN器件的漏极和源极相连，在将焊接条11a和焊接条11b分别焊接到PCB 12上的金属线12a和12b上之后，电流和热流就会通过焊接条流入PCB12。对GaN器件来说，LGA封装的一个优点就是能够减少GaN器件的寄生电感和导通电阻；而LGA封装的主要缺点就是焊接条是将热流扩散到PCB的唯一路径，并且，如果GaN器件比较厚且绝缘性差，电荷很容易集聚在厚衬底(位于GaN器件的顶部，远离PCB)的一侧，最终引起基底电势波动，干扰GaN器件的运行。因此，如何将厚衬底与一个稳定的电压势相结合是一个迫切需要解决的问题。
为了克服上述缺点，现有技术中通常采用以下两种方法进行封装，图2为一种现有方法的侧面示意图。如图2所示，这种方法采用环氧树脂24从上面将高电子迁移率晶体管器件(high electron mobility transistor，HEMT)器件20密封起来，环氧树脂24覆盖了整个HEMT器件20，并且延伸到PCB22，以提供一个位于GaN器件背面及其周围的散热路径。然而，这种方法至少有两个问题：一个问题是环氧树脂24的热导率通常比较低；另外，环氧树脂24是一种电绝缘材料，其不能减少由衬底中集聚无益电荷而引起的背面电势波动。另一个问题是环氧树脂24通常用来保护GaN芯片。
另一个现有方法是利用LGA器件背面的金属热沉，图3为另一种现有方法的侧面示意图。如图3所示，这种方法包括多段装配过程，一个Si衬底34和热界面材料36应用于GaN器件30的背面，这个GaN器件通过焊接条31a、31b与PCB 32的金属线32a和32b相连。箭头显示了GaN器件30中热的流出方向。图3所示构型的LGA器件的热学特性要比图2所示采用环氧树脂密封方法的热学特性效果更好。但是，图3所示方法会极大地增加组装复杂性和提高成本。同时，在PCB上或器件封装过程中需要提供额外的空间来容纳金属热沉。
发明内容
本公开提供一种半导体器件及其封装方法，以解决相关技术的不足。
本发明实施例是提供一种高效且低廉的用于增强GaN器件散热性能的方法。
本发明实施例提供一种高效且低廉的封装GaN器件的方法，这种封装方法增强了散热性能，同时也增强了GaN器件的电学稳定性。
本发明实施例提供一种封装的GaN器件，其封装方法增强了GaN器件的散热性能。在一个具体实施例中，GaN器件通过其垂直面(或其背面)封装于印刷线路版PCB上，并将其垂直面或背面作为同PCB的热接触边界。封装可以增强GaN器件的电学稳定性。
本发明实施例提供一种GaN HEMT，该GaN HEMT封装于基板栅格阵列LGA或球状引脚栅格阵列BGA版式中并与PCB焊接在一起。该GaN HEMT包括：a)源极、漏极和栅极的接触焊盘；b)一个位于GaN HEMT覆盖区域之外的裸露的金属焊盘，这个金属焊盘通过PCB的金属线与GaN HEMT的源极焊盘阵列相连；c)b)中所述金属焊盘焊接于GaN HEMT的侧面上。在一个具体实施例中，这种封装的GaN HEMT还包括一个覆盖了金属的背面，用于增加GaN HEMT的高度和促进焊接的粘合力。在另一个具体实施例中，这个封装的GaN HEMT还包括焊接金属的侧面，它位于GaN HEMT之上并与这个器件的背面粘结在一起。
本发明实施例提供一种封装在PCB上的半导体器件，包括：布置在半导体器件底部的金属焊盘，其中半导体器件底部大部分面向PCB，并且金属焊盘焊接在各自的金属路径上。PCB中至少一个金属路径延伸出半导体器件覆盖区域；PCB中至少一个金属路径焊接在半导体器件的至少一个垂直面和背面之上。
在一个具体实施例中，PCB中至少一个金属路径焊接在半导体器件的一个垂直面和背面。
在一个具体实施例中，半导体器件背面设置有金属，该金属焊接在PCB的至少一金属路径之上。
本发明实施例提供一种封装半导体器件的方法，包括：提取一具有金属路径的PCB，并且金属路径的位置根据布置在半导体器件背面相应的各自的金属接触焊盘设置；其中PCB中至少一金属路径延伸出半导体器件的覆盖区域；将半导体器件上的金属接触焊点焊接至PCB上各自的金属路径上；向PCB中至少一金属路径涂抹焊料，以使焊料连接半导体器件的至少一个垂直面和一个背面，即至少一个垂直面和背面得到接触。
在一个具体实施例中，该方法包括：向PCB中至少一金属路径涂抹焊料，以使焊料连接半导体器件的至少一个垂直面和全部背面。
在一个具体实施例中，该方法包括：在半导体器件的背面布置金属。
可选地，半导体器件包括一GaN半导体器件。该GaN半导体器件包括一HEMT器件。
在一个具体实施例中，PCB中至少一个金属路径焊接在至少一个垂直面，并且半导体器件的背面焊接到HEMT器件的源极金属接触焊点。
可选地，半导体器件表面贴装技术焊接在PCB上。该表面贴装技术包括基板栅格阵列LGA版式、球状引脚栅格阵列BGA版式、四方扁平无引线QFN版式中的至少一种。
本公开的实施例提供的技术方案可以包括以下有益效果：
由上述实施例可知，本发明实施例中通过将半导体器件设置为横向器件，这样PCB中至少一条金属线可以延伸出PCB上半导体器件的覆盖区域，半导体的垂直面和PCB之间会形成一个热流路径，使热量可以从器件的垂直面流向PCB，从而可以加快热交换效率，有利于降低半导体器件的温度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1A为GaN功率器件(高电子迁移率晶体管(HEMT))底面示意图；图1B为根据现有的LGA封装技术焊接于印刷线路版上的GaN器件的端面示意图。
图2为根据现有的环氧树脂密封技术对一个GaN HEMT进行封装的示意图。
图3为根据现有的背面热沉组装技术对一个GaN HEMT进行封装的示意图。
图4为将GaN器件的垂直面和背面通过焊接连接到PCB的源极焊盘上的GaN器件封装示意图。
图5为二维热模拟中焊接在PCB上作为参考的LGA GaN器件的结构示意图。
图6A和6B为图5所示参考结构的热模拟结果，图6A为温度分布结果，单位为K(开尔文)，其中虚线(1-10)将温度分布从最小值到最大值均匀分离开来。图6B为稳态下的热流矢量分布结果。
图7为热模拟中LGA GaN器件的结构示意图，其中GaN器件的一个垂直面焊接在PCB的源极焊盘上。
图8A和8B为图7所示结构的热模拟结果，图8A为温度分布结果，单位为K(开尔文)，图8B为稳态下的热流矢量分布结果。
图9为热模拟中LGA GaN器件的结构示意图，其中GaN器件的一个垂直面和背面同时焊接在PCB的源极焊盘上。
图10A和10B为图9所示结构的热模拟结果，图10A为温度分布结果，单位为K(开尔文)，图10B为稳态下的热流矢量分布结果。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置例子。
本发明实施例涉及GaN器件的封装。GaN器件是一种以二维电子气(two-Dimensional Electronic Gas，2DEG)为基础的横向器件，可以是功率晶体管，比如高电子迁移率晶体管(HEMT)。GaN材料可以利用金属有机物化学气相沉积(MOCVD)方式生长在硅Si、蓝宝石或碳化硅SiC衬底材料上。本发明实施例所描述的方法和封装实施例将这种GaN器件与封装版式如基板栅格阵列(LGA)、球状引脚栅格阵列(BGA)、四方扁平无引线(QFN)以及其他表面组装技术(SMT)结合起来。为了叙述方便，这里以LGA版式GaN器件为代表描述各实施例，但是，本发明不限于此。
2DEG技术能够提供高电子迁移率，进而产生优异的开关性能，使其在诸如开关电源等方面得到广泛应用。然而，相对于Si器件，2DEG表现为对温度的升高更加敏感。因而，在PCB上封装和组装这种器件时，优化器件的散热性能以限制器件温度的升高是非常有必要的。
为了利用2DEG技术，需要将晶体管中的电流流向设计成与PCB表面平行(也就是说，设计成横向器件)。这与Si器件是不同的，Si器件大多是电流流向垂直与PCB的(即垂直器件)，比如比较常用的Si功率晶体管IGBT和VDMOS。
如本实施例所示，术语“印刷电路板PCB”是指焊接有半导体器件的任意电路板。
采用横向芯片结构的一个结果就是这种器件的背面(或正面)是未焊接或未连接的。换句话说，如图1A所示，这种芯片的背面没有电连接到器件的栅极、源极和漏极。栅极、源极和漏极都位于芯片的底面。根据GaN器件的衬底材料类型的不同，一个未焊接或未连接的衬底(背面)能够吸引无益电荷，进而***件的电学特性并阻止热量向外流动。
本发明实施例中术语“底面”是指一个横向器件芯片的一个面，这个面支撑着电流横向流动的半导体器件。当将这种器件组装(或焊接)到PCB上之后，这个底面将面向PCB的表面。
本发明实施例中术语“垂直面"是指一个横向器件芯片的一个面，这个面与底面垂直。当将这种器件组装(或焊接)到PCB上之后，这个垂直面将大体上与PCB的表面垂直。
本发明实施例中评述“正面”或“背面”是指一个横向器件中与底面相对的面。当将这种器件组装(或焊接)到PCB上之后，这个背面将大体上与PCB的表面平行或共面。
正如本发明实施例所述，通过提供从GaN器件到PCB的热流路径，可以提高GaN器件的散热性能。
根据本发明的一个具体实施例，这个热流路径可以位于设置的一个垂直面和PCB之间来实现。若GaN器件包括多个垂直面，例如4个，则可以为至少一个垂直面，例如1个，2个，3个和4个，和PCB之间来实现。
在一个具体实施例中，这个热流路径可以通过在GaN器件的垂直面放置与PCB金属焊点相连的焊料来实现。若GaN器件包括多个垂直面，例如4个，则垂直面的数量可以为至少一个，例如1个，2个，3个和4个。
在另一个具体实施例中，这个热流路径可以位于该器件的一个垂直面和背面与PCB之间来实现。若GaN器件包括多个垂直面，例如4个，则垂直面的数量可以为至少一个，例如1个，2个，3个和4个。
在一个具体实施例中，这个热流路途可以通过在GaN器件的垂直面和背面放置与PCB金属焊点相连的焊料来实现。
在一些具体实施例中，PCB上的焊点可以是源极焊点，也就是说，这个焊点与器件(如HEMT)的源极相连。
在一些具体实施例中，当器件以LGA、BGA、QFN等版式组装到PCB上时，焊料可以放置在器件的垂直面上，也可以同时放置在器件的垂直面和背面上。这样，根据具体实施例，这就为器件提供了额外的散热路径，以使产生的热就可以通过焊料从器件的垂直面和背面流向PCB。
此外，如果将焊料放置在器件的背面，这个背面也与源极电学相连，而源极具有稳定的电压势，这样器件的背面也就具有了稳定的电势。因此，这些实施方式可以解决上述内容所提到的在LGA或其它半导体组装版式中与GaN器件(如GaN HEMT功率器件)相关的问题。值得注意的是，这些实施方式付诸实施的成本也是比较低的。
参照附图继续描述实施例，如图4所示的实施例中，焊料条41a和焊料条41b分别将GaN器件40的源极(S)和漏极(D)与PCB 42的金属焊点(线)42a和42b连接起来(栅极未显示)，即焊料条41a连接源极和金属焊点42a，以及焊料条41b连接漏极和金属焊点42b。PCB42上的源极42b延伸到GaN器件40之外。源极焊点42b的额外表面积足够大，可以容纳体积庞大的焊料46，而焊料46与GaN器件40的垂直面47相连，包括硅基44。源极焊点42b的位置可以选择性的安排，只要它可以很容易地与GaN器件40的指定垂直面接触即可。在一些具体实施例中，如46a所示，这个焊料也可以应用于器件的背面，超过GaN器件的垂直面，或在PCB42上焊料焊点42b之上，这样可以为热流提供一条从器件10的垂直面47和背面到PCB的散热路径。
需要说明的是，即使在器件的背面之上没有金属，器件背面之上的焊料仍然可以不脱落并具有散热功能。然而，在一些具体实施例中，为了提高散热性能，减小芯片与表面之间的热阻，并增强焊料的粘结性，GaN器件的全部或者部分背面经常会镀上一层金属。当焊料根据实施例应用到器件后，这层金属将会进一步稳定器件背面的电势。
在一些具体实施例中，焊料具有较高的热导率和优良的粘结力，这将有助于GaN器件的散热，进而降低器件的温度，以阻止器件中温度升高。在一示例中，焊料可以采用SMT技术中的标准焊料，如SAC105。
值得注意的是，在图4中，GaN器件的背面只有一部分被焊料所覆盖，如图中46a所示。在实际应用中，为达到最好的散热表现，GaN器件表面被焊料覆盖的面积越大，散热性能就会越好。如果GaN器件的背面完全被焊料所覆盖，那么，GaN器件的散热性能将会达到最佳。然而，如果器件背面完全被焊料所覆盖，那么，源极和漏极之间的距离将会是GaN芯片的高度(或厚度)。在某些情况下，这个高度非常小，比如0.5mm。在实际应用中，源极和漏极之间的距离太小可能会引起较大的漏电流以及其他性能方面的问题。因此，最理想的实施策略就是尽可能地用焊料覆盖器件背面的同时，在焊料46和边(如图4所示的左边)之间保持一定的距离L。例如，距离L至少为芯片的百度，最多不超越芯片厚度的2倍，即距离L可以在芯片厚度的1到2倍之间变化，比如，L＝0.5～1mm。在一些具体实施例中，器件背面的一个或多个指定区域可以镀上金属，以使这些指定区域被焊料覆盖。例如，如图4所示距离L的区域不用镀金属且无需焊料。这些实施例可以保证器件可以保持合理的表现。
器件的源极垂直面(图4中的右边)应与焊料完全连接起来，以提高热转换性能。焊料越宽，热转换性能就会越好。根据实际应用的限制和仿真结果(如下所示)，为了获得最佳的散热特性，焊料的宽度应与器件的宽度一致，如图4、图7和图9所示。
为说明本发明实施例提供方法的有效性，采用加拿大Crosslight软件公司的半导体仿真软件(APSYS)对上述器件结构进行了二维热学仿真。首先，如图5所示，将现有LGA结构作为参考进行仿真。为了简单化，将PCB的热导率作为拟合参数，用来代表各种不同的热学状态，比如焊料界面热阻、辐射热传导等。在PCB的左边和右边设置具有300K热沉的边界条件。调节PCB的热导率使深度为4mm，输出热功率为5W的器件(如图6A所示)中的温度最高上升68K。也就是说，在室温300K下，器件中的最高温度为368K。热源置于AlGaN和GaN界面附近，靠近LGA的焊料块。从图6B所示的热流矢量分布图可以看出，热主要是通过连接GaN器件和PCB的焊料块传导。
其次，如图7所示，本实施例中模拟只有垂直面焊料连接到PCB源极的结构，。模拟结果如图8A和8B所示，可以看到，在室温300K条件下，器件中的最高温度为351K或者说器件温度最高上升了51K。相对于图5所示的现有LGA结构，器件温度减小了17(68-15)K。正如图8B中热流矢量分布图所示，这是因为热流经过GaN器件的垂直面流到PCB。
最后，如图9所示，本实施例中模拟GaN器件正面和垂直面都被焊料覆盖并与PCB源极(S)焊点连接的结构。图10A和10B显示了这种结构的模拟结果，由图10A可以看出，在室温300K条件下，器件中的最高温度为349K，温度上升了49K。相对于图5所示的现有LGA结构，器件温度减小了19K。如图10B中热流矢量分布图所示，热通过GaN器件的正面和右边的焊料(S)流到PCB。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，本专利的范围并不仅局限于上述具体实施例，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的保护范围。

Claims (25)

1.一种封装在印刷电路板PCB上的半导体器件，其特征在于，包括：
金属接触焊点位于半导体器件的底面上，所述底面大部分面对PCB；所述PCB上布置有金属线，并且所述金属接触焊点与所述PCB中相应的金属线焊接在一起；
在所述PCB中至少一条金属线延伸出所述半导体器件覆盖所述PCB的区域，其中，所述至少一条金属线与所述半导体器件的至少一个垂直面和背面焊接在一起。
2.根据权利要求1所述的半导体器件，其特征在于，所述至少一条金属线通过焊料与所述半导体器件的至少一个垂直面和背面焊接在一起。
3.根据权利要求1所述的半导体器件，其特征在于，所述PCB中至少一条金属线与所述半导体器件的一个垂直面和整个背面焊接在一起。
4.根据权利要求2或3所述的半导体器件，其特征在于，包括：位于所述半导体器件的背面之上的金属，所述金属与所述PCB中至少一条金属线焊接在一起。
5.根据权利要求4所述的半导体器件，其特征在于，所述金属覆盖所述背面的全部。
6.根据权利要求4所述的半导体器件，其特征在于，所述金属覆盖所述背面的一部分。
7.根据权利要求2所述的半导体器件，其特征在于，所述焊料与所述半导体器件的另一个垂直面之间距离为设定距离；所述另一个垂直面为与所述焊料接触的一个垂直面的对面。
8.根据权利要求7所述的半导体器件，其特征在于，所述设定距离为所述半导体器件厚度的1～2倍。
9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括GaN半导体器件。
10.根据权利要求9所述的半导体器件，其特征在于，所述GaN半导体器件包括高电子迁移率晶体管HEMT器件。
11.根据权利要求10所述的半导体器件，其特征在于，所述PCB中的至少一条金属线与所述半导体器件的至少一个垂直面和背面焊接在一起，且与所述HEMT器件的源极金属焊点焊接在一起。
12.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件通过表面组装技术和所述PCB焊接在一起。
13.根据权利要求12所述的半导体器件，其特征在于，所述表面组装技术包括基板栅格阵列版式、球状引脚栅格阵列版式和四方扁平无引线版式中的至少一种。
14.一种半导体器件的封装方法，其特征在于，包括：
提供具有金属线的印刷电路板PCB；所述金属线与所述半导体器件背面上的金属接触焊点位置相对应，并且所述PCB中至少一条金属线延伸出所述半导体器件覆盖所述PCB的区域之外；
焊接所述半导体器件的金属接触焊点与所述PCB中相应的金属线；
对所述PCB中的至少一条金属线上涂抹焊料，以保证所述焊料与所述半导体器件的至少一个垂直面和背面得到接触。
15.根据权利要求14所述的封装方法，其特征在于，向所述PCB中至少一条金属线上涂抹焊料，以保证所述焊料与所述半导体器件的一个垂直面和背面接触。
16.根据权利要求14所述的封装方法，其特征在于，在所述半导体器件的背面之上布置金属。
17.根据权利要求14所述的封装方法，其特征在于，所述半导体器件包括GaN半导体器件。
18.根据权利要求17所述的封装方法，其特征在于，所述金属覆盖所述背面的全部。
19.根据权利要求17所述的封装方法，其特征在于，所述金属覆盖所述背面的一部分。
20.根据权利要求15所述的封装方法，其特征在于，所述焊料与所述半导体器件的另一个垂直面之间距离为设定距离；所述另一个垂直面为与所述焊料接触的一个垂直面的对面。
21.根据权利要求20所述的封装方法，其特征在于，所述设定距离为所述半导体器件厚度的1～2倍。
22.根据权利要求21所述的封装方法，其特征在于，所述GaN半导体器件包括高电子迁移率晶体管HEMT器件。
23.根据权利要求22所述的封装方法，其特征在于，焊接所述PCB中的至少一条金属线与所述半导体器件的至少一个垂直面和背面，同时焊接所述至少一条金属线与所述HEMT器件的一个源极金属焊点。
24.根据权利要求14所述的封装方法，其特征在于，利用表面组装技术焊接所述半导体器件和所述PCB。
25.根据权利要求24所述的封装方法，其特征在于，所述表面组装技术包括基板栅格阵列版式、球状引脚栅格阵列版式、四方扁平无引线版式中的至少一种。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332385A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置の実装方法および実装装置
JP2011014770A (ja) * 2009-07-03 2011-01-20 Hitachi Kokusai Electric Inc 半導体装置
CN103179781A (zh) * 2013-01-06 2013-06-26 中国电子科技集团公司第十研究所 提高表面贴装器件印制板导热能力的方法
CN105682358A (zh) * 2014-12-05 2016-06-15 英飞凌科技奥地利有限公司 包括印刷电路板和金属工件的器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332385A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置の実装方法および実装装置
JP2011014770A (ja) * 2009-07-03 2011-01-20 Hitachi Kokusai Electric Inc 半導体装置
CN103179781A (zh) * 2013-01-06 2013-06-26 中国电子科技集团公司第十研究所 提高表面贴装器件印制板导热能力的方法
CN105682358A (zh) * 2014-12-05 2016-06-15 英飞凌科技奥地利有限公司 包括印刷电路板和金属工件的器件

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