CN110060639B - 阵列基板 - Google Patents

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Abstract

本发明提供一种阵列基板，该阵列基板包括GOA电路以及集成于所述GOA电路后端的多个OR逻辑门单元；所述GOA电路包括有多个级联的GOA单元，每个所述GOA单元包含有扫描信号端，至少三个连续的所述GOA单元通过所述扫描信号端接入一个所述OR逻辑门单元；这样可以降低输出脉宽，而脉冲宽度的降低利于降低第一节点(Q)的漏电流，有利于获得稳定的GOA输出信号，同时GOA电路能够正常级传。本发明的阵列基板能够实现补偿阶段的GOA超宽脉冲输出，同时适用于窄脉冲信号。

Description

阵列基板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板。
背景技术
OLED显示装置按照驱动方式可以分为无源矩阵型OLED(Passive Matrix OLED，PMOLED)和有源矩阵型OLED(Active MatrixOLED，AMOLED)两大类。其中，AMOLED具有呈阵列式排布的像素，属于主动显示类型，发光效能高，通常用作高清晰度的大尺寸显示装置。
目前大尺寸AMOELD面板像素电普遍采用外部补偿方案，外部补偿方案需要阵列基板中的GOA电路输出超宽脉冲信号（>3ms），因而在输出阶段，GOA电路的第一节点（Q）需要长时间维持宽脉冲，而此时Q点处于浮动状态，如果TFT的漏电流较大，Q点无法维持长时间高电位，GOA则无法输出超宽脉冲。
因此，需要提出一种新的阵列基板，以解决上述问题。
发明内容
本发明提供一种阵列基板，能够利于实现补偿阶段的GOA超宽脉冲输出，以解决现有的阵列基板因TFT的漏电流较大，Q点无法维持长时间高电位，GOA无法输出超宽脉冲的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种阵列基板，所述阵列基板包括GOA电路以及集成于所述GOA电路后端的多个OR逻辑门单元；
所述GOA电路包括有多个级联的GOA单元，每个所述GOA单元包含有扫描信号端，至少三个连续的所述GOA单元通过所述扫描信号端接入一个所述OR逻辑门单元。
根据本发明一优选实施例，设n为自然数，第n级所述GOA单元输出第n级所述扫描信号；
第n-1级所述扫描信号、第n级所述扫描信号、第n+1级所述扫描信号为第n-1级所述OR逻辑门单元的输入信号；
第n级所述扫描信号、第n+1级所述扫描信号、第n+2级所述扫描信号为第n级所述OR逻辑门单元的输入信号。
根据本发明一优选实施例，设m为自然数，所述GOA电路包括有m个所述GOA单元（m>n），第m-1级和第m级所述GOA单元为虚拟GOA单元。
根据本发明一优选实施例，第n级OR逻辑门单元包括有六个薄膜晶体管，第一直流低电压，第二直流低电压，直流高电压，WR控制信号和OR逻辑门输出信号；
其中，第一薄膜晶体管的栅极连接所述直流高电压，源极和漏极分别连接第n级所述OR逻辑门输出信号和第二薄膜晶体管的栅极；
第二薄膜晶体管的源极和漏极分别连接所述直流高电压和第三薄膜晶体管的栅极；
第三薄膜晶体管的源极和漏极分别连接所述第二直流低电压和第n级所述OR逻辑门输出信号；
第四薄膜晶体管的栅极连接第n级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压；
第五薄膜晶体管的栅极连接第n+1级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压；
第六薄膜晶体管的栅极连接第n+2级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压。
根据本发明一优选实施例，第n级所述扫描信号为高电位，所述第六薄膜晶体管打开，所述WR控制信号为低电位，所述第三薄膜晶体管关闭，所述第一薄膜晶体管打开，第n级所述OR逻辑门输出信号输出高电位。
根据本发明一优选实施例，第n级所述扫描信号为低电位，第n+1级所述扫描信号为高电位，所述第五薄膜晶体管打开，所述第六薄膜晶体管关闭，所述WR控制信号为低电位，第n级所述OR逻辑门输出信号输出高电位。
根据本发明一优选实施例，第n+1级所述扫描信号为低电位，第n+2级所述扫描信号为高电位，所述第六薄膜晶体管打开，所述第五薄膜晶体管关闭，所述WR控制信号为低电位，第n级所述OR逻辑门输出信号输出高电位。
根据本发明一优选实施例，第n+2级所述扫描信号为低电位，所述第四薄膜晶体管关闭，所述WR控制信号为高电位，所述第三薄膜晶体管打开，第n级所述OR逻辑门输出信号输出低电位。
根据本发明一优选实施例，所述第二直流低电压大于所述第一直流低电压。
根据本发明一优选实施例，所述GOA电路为基于IGZO材料制备的GOA电路
本发明的有益效果为：相较于现有的阵列基板，本发明的阵列基板包括GOA电路以及集成于GOA电路后端的多个OR逻辑门单元；GOA电路包括有多个级联的GOA单元，每个GOA单元包含有扫描信号端，至少三个连续的GOA单元通过扫描信号端接入一个OR逻辑门单元；当电路工作时，至少三个连续的GOA单元可以接连升至高电位，使OR逻辑门单元的输出信号端能维持更长时间的高电位；本发明的阵列基板可以降低GOA电路的输出脉宽，而脉冲宽度的降低利于降低第一节点（Q）的漏电流，有利于获得稳定的GOA输出信号，同时GOA电路能够正常级传；解决了现有的阵列基板因TFT的漏电流较大，Q点无法维持长时间高电位，GOA无法输出超宽脉冲的技术问题。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有的阵列基板的信号波形图；
图2为本发明的阵列基板的优选实施例的结构示意图；
图3为本发明的阵列基板的优选实施例的电路示意图；
图4为本发明的阵列基板的优选实施例的信号波形图；
图5为本发明的阵列基板输出窄脉冲时的信号波形图；
图6为本发明的阵列基板的优选实施例第31级GOA单元的电路示意图；
图7为本发明的阵列基板的优选实施例第31级GOA单元的信号波形图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
如图1所示，是现有阵列基板的输出信号波形图，其中，CLK、CLKB是波形相反的交流电源，CLKB是第一时钟信号，CLK是第二时钟信号；Cout（n-1）为前一级级传信号输出端；G（n）是第n级扫描信号输出端；Q为第一节点；QB为第四节点。
例如，当时钟周期（CK）的脉冲宽度为3ms时，理论上GOA电路能够输出3ms的脉宽。但实际上，Q点无法长时间维持高电压，因此，GOA电路也无法输出宽脉冲，此时，GOA电路的实际脉宽为2ms；而由于GOA电路的脉宽不满3ms，电路级传也会失效。
本发明针对现有的阵列基板，因TFT的漏电流较大，Q点无法维持长时间高电位，GOA无法输出超宽脉冲的技术问题，本实施例能够解决该缺陷。
如图2所示，本发明提供一种阵列基板，所述阵列基板包括GOA电路以及集成于所述GOA电路后端的多个OR逻辑门单元；所述GOA电路包括有多个级联的GOA单元，每个所述GOA单元包含有扫描信号端，至少三个连续的所述GOA单元通过所述扫描信号端接入一个所述OR逻辑门单元。
例如，如果需要得到3ms的脉冲宽度，可以由多级GOA单元接入OR逻辑门单元获得，这样GOA电路的输出脉宽可以降为1ms。
在其它实施例中，连入OR逻辑门单元的GOA单元的数目可以更多，这样能够更进一步降低GOA电路的脉冲宽度。GOA电路的脉冲宽度的降低有利于降低Q点的漏电流，能够获得稳定的GOA输出信号，同时GOA电路也能够正常级传。
设n为自然数，第n级所述GOA单元输出第n级扫描信号；第n-1级所述扫描信号、第n级所述扫描信号、第n+1级所述扫描信号为第n-1级所述OR逻辑门单元的输入信号；第n级所述扫描信号、第n+1级所述扫描信号、第n+2级所述扫描信号为第n级所述逻辑门单元的输入信号。
设m为自然数，所述GOA电路包括有m个所述GOA单元（m>n），第m-1级和第m级所述GOA单元为虚拟GOA单元。最后两级GOA单元为虚拟GOA单元一方面为上一级GOA单元提供反馈信号，另一方面为最后一级的OR逻辑门单元提供信号源。
在其它实施例中，例如，四个所述GOA单元接入一个所述OR逻辑门单元，那么第m-2级、第m-1级、第m级为虚拟GOA单元，同样是为了给上一级GOA单元提供反馈信号，并同时为最后一级的OR逻辑门单元提供信号源。若是接入的GOA单元为5个或更多，皆以此规律类推。
图3为本发明的OR逻辑门单元的电路图，第n级OR逻辑门单元包括有六个薄膜晶体管，第一直流低电压VGL1，第二直流低电压VGL2，直流高电压VGH，WR控制信号和第n级OR逻辑门输出信号Out（n）；其中，第一薄膜晶体管T1的栅极连接所述直流高电压，源极和漏极分别连接第n级所述OR逻辑门输出信号和第二薄膜晶体管T2的栅极；第二薄膜晶体管T2的源极和漏极分别连接所述直流高电压和第三薄膜晶体管T3的栅极；第三薄膜晶体管T3的源极和漏极分别连接所述第二直流低电压和第n级所述OR逻辑门输出信号；第四薄膜晶体管T4的栅极连接第n级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压；第五薄膜晶体管T5的栅极连接第n+1级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压；第六薄膜晶体管T6的栅极连接第n+2级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压。
图4为本发明的第n级OR逻辑门信号波形图，所述第n级OR逻辑门电路宽脉冲的工作过程可以分为四个阶段：
S1阶段：第n级所述扫描信号升为高电位，所述第六薄膜晶体管打开，所述WR控制信号为低电位，所述第三薄膜晶体管关闭，所述第一薄膜晶体管打开，第n级所述OR逻辑门输出信号输出高电位。
S2阶段：第n级所述扫描信号降为低电位，第n+1级所述扫描信号为高电位，所述第五薄膜晶体管打开，所述第六薄膜晶体管关闭，所述WR控制信号为低电位，第n级所述OR逻辑门输出信号输出高电位。
S3阶段：第n+1级所述扫描信号降为低电位，第n+2级所述扫描信号为高电位，所述第六薄膜晶体管打开，所述第五薄膜晶体管关闭，所述WR控制信号为低电位，第n级所述OR逻辑门输出信号输出高电位。
S4阶段：第n+2级所述扫描信号降为低电位，所述第四薄膜晶体管关闭，所述WR控制信号为高电位，所述第三薄膜晶体管打开，第n级所述OR逻辑门输出信号输出低电位。
通过所述OR逻辑门电路，可以让GOA电路的脉冲宽度由1ms升至3ms。
在GOA电路的编程阶段，GOA无需输出宽脉冲，同样能够利用本发明的结构输出窄脉冲，如图5所示，其为本发明的阵列基板输出窄脉冲的波形示意图，在输出窄脉冲时，阵列基板中的GOA电路的工作过程与输出宽脉冲时一致，通过OR逻辑门电路，可以让GOA电路的脉冲宽度由5μs升至15μs。
如图6、图7所示，其为第31级GOA（G31）单元的电路图与信号波形图。
第31级GOA单元是由18个TFT和一个电容Cbt构成，其中，CLK、CLKB是波形相反的交流电源，VGH、VGL1和VGL2是DC直流电源，STV是启动脉冲(start pulse)触发信号，为启动第一级GOA单元所需。节点N、Q、QB、Cout(n-1)、Cout(n)、Cout(n+1)、G(n)等是电路中重要的节点。
其中，CLKB是第一时钟信号，CLK是第二时钟信号；Cout（n-1）为前一级级传信号输出端；G（n）是第n级扫描信号输出端；Q为第一节点；N为第三节点；QB为第四节点。
第31级GOA单元中的18个TFT按照功能性划分，T11和T12属于上拉控制模块；T21、T22及T23属于上拉模块；T31、T32及T33属于下拉模块；T41-T45属于下拉维持模块；T51-T54属于反相器模块；T6为反馈模块；以第31级GOA单元为例，下面介绍GOA电路的具体工作过程：
当Cout(30)为高电位时，CLK同时处于高电位，T11和T22打开，Cout(30)的高电位传入到Q点，Q点为高电位，同时T21、T22与T23打开，由于Q与QB点之间连接反相器结构，它们之间的电位相反，因此，QB处于低电位，T41、T42、T43、T44与T45均关闭、同时，Cout(32)处于低电位，T31、T32和T33关闭，CLKB处于低电位，输出Cout(n)与G(n)为低电位。
然后，Cout(30)和CLK为低电位，T11与T12关闭，此时，Q点受到电容耦合效应，被抬到更高的电位，T31、T32、T33、T41、T42、T43、T44与T45继续关闭，CLKB是高电位，此时Cout(31)与G(31)为高电位。此时，T6打开，N点处于高电位，该电位降低了T12、T44与T32管的漏电流。需要说明的是我们引入两条VGL线，其中VGL2>VGL1，使得Vgs<0，降低了T31、T41、T43与T6管Vth为负值时漏电的风险。另外，在168ms的电位维持阶段，Q点电位并未降低，说明该电路能够有效解决Q点电位维持问题。
随后，CLK升为高电位，Cout(30)为低电位，同时Cout(32)为高电位，T11、T12、T31、T32与T33打开，Q点电位迅速被拉低，此时，QB点电位被拉至高电位，T41、T42、T43、T44与T45均打开，Cout(31)与G(31)被分别拉低至低电位VGL1与VGL2。
GOA单元最后输出为扫描信号G（n），每个GOA单元通过扫描信号端接入多个OR逻辑门单元，为OR逻辑门单元提供输入信号。
本发明的有益效果为：相较于现有的阵列基板，本发明的阵列基板包括GOA电路以及集成于GOA电路后端的多个OR逻辑门单元；GOA电路包括有多个级联的GOA单元，每个GOA单元包含有扫描信号端，至少三个连续的GOA单元通过扫描信号端接入一个OR逻辑门单元；当电路工作时，至少三个连续的GOA单元可以接连升至高电位，使OR逻辑门单元的输出信号端能维持更长时间的高电位；本发明的阵列基板可以降低GOA电路的输出脉宽，而脉冲宽度的降低利于降低第一节点（Q）的漏电流，有利于获得稳定的GOA输出信号，同时GOA电路能够正常级传；解决了现有的阵列基板因TFT的漏电流较大，Q点无法维持长时间高电位，GOA无法输出超宽脉冲的技术问题。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种阵列基板，其特征在于，所述阵列基板包括GOA电路以及集成于所述GOA电路后端的多个OR逻辑门单元；
所述GOA电路包括有多个级联的GOA单元，每个所述GOA单元包含有扫描信号端，所述扫描信号端用于输出对应的扫描信号，至少三个连续的所述GOA单元通过所述扫描信号端接入一个所述OR逻辑门单元；
设n为自然数，其中，第n级所述GOA单元输出第n级所述扫描信号；第n级所述OR逻辑门单元包括有六个薄膜晶体管，第一直流低电压，第二直流低电压，直流高电压，WR控制信号和OR逻辑门输出信号；
其中，第一薄膜晶体管的栅极连接所述直流高电压，源极和漏极分别连接第n级所述OR逻辑门输出信号和第二薄膜晶体管的栅极；
第二薄膜晶体管的源极和漏极分别连接所述直流高电压和第三薄膜晶体管的栅极，且所述第二薄膜晶体管的栅极与所述直流高电压连接；
所述第三薄膜晶体管的源极和漏极分别连接所述第二直流低电压和第n级所述OR逻辑门输出信号，且所述第三薄膜晶体管的栅极与所述WR控制信号连接；
第四薄膜晶体管的栅极连接第n级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压；
第五薄膜晶体管的栅极连接第n+1级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压；
第六薄膜晶体管的栅极连接第n+2级所述扫描信号，源极和漏极分别连接所述WR控制信号和所述第一直流低电压。
2.根据权利要求1所述的阵列基板，其特征在于，第n-1级所述扫描信号、第n级所述扫描信号、第n+1级所述扫描信号为第n-1级所述OR逻辑门单元的输入信号；
第n级所述扫描信号、第n+1级所述扫描信号、第n+2级所述扫描信号为第n级所述OR逻辑门单元的输入信号。
3.根据权利要求2所述的阵列基板，其特征在于，设m为自然数，所述GOA电路包括有m个所述GOA单元（m>n），第m-1级和第m级所述GOA单元为虚拟GOA单元。
4.根据权利要求1所述的阵列基板，其特征在于，第n级所述扫描信号为高电位，所述第六薄膜晶体管打开，所述WR控制信号为低电位，所述第三薄膜晶体管关闭，所述第一薄膜晶体管打开，第n级所述OR逻辑门输出信号输出高电位。
5.根据权利要求1所述的阵列基板，其特征在于，第n级所述扫描信号为低电位，第n+1级所述扫描信号为高电位，所述第五薄膜晶体管打开，所述第六薄膜晶体管关闭，所述WR控制信号为低电位，第n级所述OR逻辑门输出信号输出高电位。
6.根据权利要求1所述的阵列基板，其特征在于，第n+1级所述扫描信号为低电位，第n+2级所述扫描信号为高电位，所述第六薄膜晶体管打开，所述第五薄膜晶体管关闭，所述WR控制信号为低电位，第n级所述OR逻辑门输出信号输出高电位。
7.根据权利要求1所述的阵列基板，其特征在于，第n+2级所述扫描信号为低电位，所述第四薄膜晶体管关闭，所述WR控制信号为高电位，所述第三薄膜晶体管打开，第n级所述OR逻辑门输出信号输出低电位。
8.根据权利要求1所述的阵列基板，其特征在于，所述第二直流低电压大于所述第一直流低电压。
9.根据权利要求8所述的阵列基板，其特征在于，所述GOA电路为基于IGZO材料制备的GOA电路。
10.根据权利要求1所述的阵列基板，其特征在于，第n级所述GOA单元包括上拉控制模块、上拉模块、下拉模块、下拉维持模块、反相器模块以及反馈模块。
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