CN109490844A - 一种线性调频基带同相正交数据同步传输方法 - Google Patents
一种线性调频基带同相正交数据同步传输方法 Download PDFInfo
- Publication number
- CN109490844A CN109490844A CN201710809187.3A CN201710809187A CN109490844A CN 109490844 A CN109490844 A CN 109490844A CN 201710809187 A CN201710809187 A CN 201710809187A CN 109490844 A CN109490844 A CN 109490844A
- Authority
- CN
- China
- Prior art keywords
- data
- serial
- ram
- module
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
- G01S7/28—Details of pulse systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
本发明公开了一种线性调频基带同相正交数据同步传输方法,本发明方法首先构建数据同步传输***,所构建的***包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块。基带数据产生模块产生线性调频基带同相数据和正交数据;数据排列存储模块对基带同相数据和正交数据重新排列并存储;RAM读取模块生成RAM地址并读取相应RAM中的数据;串行发送模块调用串行发送单元将并行数据以串行模式发送。本发明方法能够使SAR成像导引头在实现线性调频基带同相正交数据同步传输的同时,使FPGA时钟的频率从fclk降到了fclk/2。
Description
技术领域
本发明涉及一种数据同步传输方法,特别是一种线性调频基带同相正交数据同步传输方法。
背景技术
雷达景象匹配导引头末制导时,使用直接波形存储直读方式结合正交调制技术产生线性调频脉冲信号,直接波形存储直读技术由FPGA芯片实现,这就要求在时钟的控制下,线性调频基带同相和正交数据实现同步传输。常用的数据同步传输方法为:使用线性调频基带复信号的数学模型产生线性调频基带复信号,提取实部和虚部进行尺度变换,形成基带同相和正交数据;将基带同相和正交数据分别存储在两片RAM中;在时钟控制下,使用多bit计数器计时,产生RAM地址,根据RAM地址,同时读取两片RAM中相应的内容,使基带同相和正交双路多位数据实现同步传输。时钟的频率由线性调频脉冲基带信号的带宽决定,工程上,一般取大于等于线性调频脉冲基带信号带宽的5倍,由于线性调频脉冲信号是宽带信号,时钟频率较高,导致程序在FPGA芯片运行时,时钟余量不足。
发明内容
本发明目的在于提供一种线性调频基带同相正交数据同步传输方法,解决常用的双路数据同步传输方法在FPGA芯片运行时,时钟余量不足的问题。
一种线性调频基带同相正交数据同步传输方法,其具体步骤为:
第一步搭建数据同步传输***
数据同步传输***,包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块。
基带数据产生模块的功能为:产生线性调频基带同相数据和正交数据;
数据排列存储模块的功能为:对基带同相数据和正交数据重新排列并存储;
RAM读取模块的功能为:生成RAM地址并读取相应RAM中的数据;
串行发送模块的功能为:调用串行发送单元将并行数据以串行模式发送。
第二步基带数据产生模块产生线性调频基带同相和正交数据
基带数据产生模块通过数学模型,产生基带复信号x(n):然后对基带复信号x(n)的实部和虚部进行提取,得到基带复信号x(n)的实部xI(n)和基带复信号x(n)的虚部xQ(n):
xI(n)=real{x(n)},xQ(n)=imag{x(n)}
基带数据产生模块对基带复信号的实部xI(n)和虚部xQ(n)进行尺度变换,得到基带同相数据x′I(n)和正交数据x′Q(n):
x′I(n)=xI(n)·(K-1)+K,xQ(n)=xQ(n)·(K-1)+K
基带同相数据x′I(n)和正交数据x′Q(n)的数据位数为m,数据深度为D=fclk·τ;其中K为尺度变换率,K=2m‐1;fclk为时钟频率;j表示 为复数表示形式;n为时域点数索引值,n=1,2,…,N;N为数据样本的长度,N=fs·τ,fs为采样频率,τ为脉冲宽度;μ为调频斜率,μ=B/τ,B为信号带宽;real{·}表示复数取实部运算,imag{·}表示复数取虚部运算。
第三步数据排列存储模块对基带同相数据和正交数据重新排列并存储
数据排列存储模块生成4块RAM空间:RAM1、RAM2、RAM3和RAM4,每块RAM空间的深度均:D/2,数据位宽为m bit,地址位宽为r bit。
数据排列存储模块分别提取出基带同相数据x′I(n)的奇数点数据x′IO(n)和偶数点数据x′IE(n),并将奇数点数据x′IO(n)存储在RAM1中,偶数点数据x′IE(n)存储在RAM2中;
数据排列存储模块分别提取出基带正交数据x′Q(n)的奇数点数据x′QO(n)和偶数点数据x′QE(n),并将奇数点数据x′QO(n)存储在RAM3中,偶数点数据x′QE(n)存储在RAM4中。
第四步RAM读取模块生成RAM地址并读取相应RAM中的数据
RAM读取模块生成一个r bit的计数器,并在时钟频率为fclk/2的时钟的控制下,开始计时;将计数器的值作为RAM地址,根据RAM地址同时读取4块RAM中相应的数据:
RAM1中读取到数据记为dout1(1)~dout1(m),位宽为m bit,其中dout1(1)表示第1位数据,dout1(m)表示第m位数据;
RAM2中读取到数据记为dout2(1)~dout2(m),位宽为m bit,其中dout2(1)表示第1位数据,dout1(m)表示第m位数据;
RAM3中读取到数据记为dout3(1)~dout3(m),位宽为m bit,其中dout3(1)表示第1位数据,dout3(m)表示第m位数据;
RAM4中读取到数据记为dout4(1)~dout4(m),位宽为m bit,其中dout4(1)表示第1位数据,dout4(m)表示第m位数据。
第五步串行发送模块调用串行发送单元将并行数据以串行模式发送
串行发送模块调用2m个串行发送单元,其中串行发送单元是FPGA内部集成的硬核,能够将速率为y的r位宽的并行数据转变成速率为r×y的串行数据,每个串行发送单元的时钟频率为fclk/2。
串行发送模块将RAM1中和RAM2中读出的数据dout1(1)和dout2(1)并行输入到第1个串行发送单元,实现数据dout1(1)和dout2(1)的串行输出,输出的时钟频率为fclk,依次进行数据串行输出,直至将RAM1中和RAM2中读出数据dout1(m)和dout2(m)并行输入到第m个串行发送单元,实现数据dout1(m)和dout2(m)的串行输出,输出的时钟频率为fclk。
串行发送模块将RAM3中和RAM4中读出的数据dout3(1)和dout4(1)并行输入到第m+1个串行发送单元,实现数据dout3(1)和dout4(1)的串行输出,输出的时钟频率为fclk,依次进行数据串行输出,直至将RAM3中和RAM4中读出数据dout3(m)和dout4(m)并行输入到第2m个串行发送单元,实现数据dout3(m)和dout4(m)的串行输出,输出的时钟频率为fclk。
一种线性调频基带同相正交数据同步传输***,包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块。基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块顺次连接。基带数据产生模块产生线性调频基带同相和正交数据;数据排列存储模块对基带同相和正交数据重新排列并存储;RAM读取模块生成RAM地址,并根据地址读取相应RAM中的数据;串行发送模块调用串行发送单元将并行数据以串行模式发送,实现线性调频基带同相正交数据的同步传输。
更优的,其中基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块均在FPGA芯片中运行。
本发明方法解决了常用的双路数据同步传输方法在FPGA芯片运行时,时钟余量不足的问题,经过理论分析,认为此种方法有效、可行。目前本方法已成功应用在末制导的SAR成像导引头试验样机中,试验结果表明:SAR成像导引头在实现线性调频基带同相正交数据同步传输的同时,使FPGA时钟的频率从fclk降到了fclk/2,时钟余量满足***要求。
具体实施方式
实施例1
一种线性调频基带同相正交数据同步传输方法,其具体步骤为:
第一步搭建数据同步传输***
数据同步传输***,包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块。
基带数据产生模块的功能为:产生线性调频基带同相数据和正交数据;
数据排列存储模块的功能为:对基带同相数据和正交数据重新排列并存储;
RAM读取模块的功能为:生成RAM地址并读取相应RAM中的数据;
串行发送模块的功能为:调用串行发送单元将并行数据以串行模式发送。
第二步基带数据产生模块产生线性调频基带同相和正交数据
基带数据产生模块通过数学模型,产生基带复信号x(n):然后对基带复信号x(n)的实部和虚部进行提取,得到基带复信号x(n)的实部xI(n)和基带复信号x(n)的虚部xQ(n):
xI(n)=real{x(n)},xQ(n)=imag{x(n)}
基带数据产生模块对基带复信号的实部xI(n)和虚部xQ(n)进行尺度变换,得到基带同相数据x′I(n)和正交数据x′Q(n):
x′I(n)=xI(n)·(K-1)+K,xQ(n)=xQ(n)·(K-1)+K
基带同相数据x′I(n)和正交数据x′Q(n)的数据位数为m,数据深度为D=fclk·τ;其中K为尺度变换率,K=2m‐1;fclk为时钟频率;j表示 为复数表示形式;n为时域点数索引值,n=1,2,…,N;N为数据样本的长度,N=fs·τ,fs为采样频率,τ为脉冲宽度;μ为调频斜率,μ=B/τ,B为信号带宽;real{·}表示复数取实部运算,imag{·}表示复数取虚部运算。
第三步数据排列存储模块对基带同相数据和正交数据重新排列并存储
数据排列存储模块生成4块RAM空间:RAM1、RAM2、RAM3和RAM4,每块RAM空间的深度均:D/2,数据位宽为m bit,地址位宽为r bit。
数据排列存储模块分别提取出基带同相数据x′I(n)的奇数点数据x′IO(n)和偶数点数据x′IE(n),并将奇数点数据x′IO(n)存储在RAM1中,偶数点数据x′IE(n)存储在RAM2中;
数据排列存储模块分别提取出基带正交数据x′Q(n)的奇数点数据x′QO(n)和偶数点数据x′QE(n),并将奇数点数据x′QO(n)存储在RAM3中,偶数点数据x′QE(n)存储在RAM4中。
第四步RAM读取模块生成RAM地址并读取相应RAM中的数据
RAM读取模块生成一个r bit的计数器,并在时钟频率为fclk/2的时钟的控制下,开始计时;将计数器的值作为RAM地址,根据RAM地址同时读取4块RAM中相应的数据:
RAM1中读取到数据记为dout1(1)~dout1(m),位宽为m bit,其中dout1(1)表示第1位数据,dout1(m)表示第m位数据;
RAM2中读取到数据记为dout2(1)~dout2(m),位宽为m bit,其中dout2(1)表示第1位数据,dout1(m)表示第m位数据;
RAM3中读取到数据记为dout3(1)~dout3(m),位宽为m bit,其中dout3(1)表示第1位数据,dout3(m)表示第m位数据;
RAM4中读取到数据记为dout4(1)~dout4(m),位宽为m bit,其中dout4(1)表示第1位数据,dout4(m)表示第m位数据。
第五步串行发送模块调用串行发送单元将并行数据以串行模式发送
串行发送模块调用2m个串行发送单元,其中串行发送单元是FPGA内部集成的硬核,能够将速率为y的r位宽的并行数据转变成速率为r×y的串行数据,每个串行发送单元的时钟频率为fclk/2。
串行发送模块将RAM1中和RAM2中读出的数据dout1(1)和dout2(1)并行输入到第1个串行发送单元,实现数据dout1(1)和dout2(1)的串行输出,输出的时钟频率为fclk,依次进行数据串行输出,直至将RAM1中和RAM2中读出数据dout1(m)和dout2(m)并行输入到第m个串行发送单元,实现数据dout1(m)和dout2(m)的串行输出,输出的时钟频率为fclk。
串行发送模块将RAM3中和RAM4中读出的数据dout3(1)和dout4(1)并行输入到第m+1个串行发送单元,实现数据dout3(1)和dout4(1)的串行输出,输出的时钟频率为fclk,依次进行数据串行输出,直至将RAM3中和RAM4中读出数据dout3(m)和dout4(m)并行输入到第2m个串行发送单元,实现数据dout3(m)和dout4(m)的串行输出,输出的时钟频率为fclk。
实施例2
一种线性调频基带同相正交数据同步传输***,包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块。基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块顺次连接。基带数据产生模块产生线性调频基带同相和正交数据;数据排列存储模块对基带同相和正交数据重新排列并存储;RAM读取模块生成RAM地址,并根据地址读取相应RAM中的数据;串行发送模块调用串行发送单元将并行数据以串行模式发送,实现线性调频基带同相正交数据的同步传输。基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块均在FPGA芯片中运行。
Claims (3)
1.一种线性调频基带同相正交数据同步传输方法,其特征在于具体步骤为:
第一步 搭建数据同步传输***
数据同步传输***,包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块;
基带数据产生模块的功能为:产生线性调频基带同相数据和正交数据;
数据排列存储模块的功能为:对基带同相数据和正交数据重新排列并存储;
RAM读取模块的功能为:生成RAM地址并读取相应RAM中的数据;
串行发送模块的功能为:调用串行发送单元将并行数据以串行模式发送;
第二步 基带数据产生模块产生线性调频基带同相和正交数据
基带数据产生模块通过数学模型,产生基带复信号x(n):然后对基带复信号x(n)的实部和虚部进行提取,得到基带复信号x(n)的实部xI(n)和基带复信号x(n)的虚部xQ(n):
xI(n)=real{x(n)},xQ(n)=imag{x(n)}
基带数据产生模块对基带复信号的实部xI(n)和虚部xQ(n)进行尺度变换,得到基带同相数据x′I(n)和正交数据x′Q(n):
x′I(n)=xI(n)·(K-1)+K,x′Q(n)=xQ(n)·(K-1)+K
基带同相数据x′I(n)和正交数据x′Q(n)的数据位数为m,数据深度为D=fclk·τ;其中K为尺度变换率,K=2m‐1;fclk为时钟频率;j表示 为复数表示形式;n为时域点数索引值,n=1,2,…,N;N为数据样本的长度,N=fs·τ,fs为采样频率,τ为脉冲宽度;μ为调频斜率,μ=B/τ,B为信号带宽;real{·}表示复数取实部运算,imag{·}表示复数取虚部运算;
第三步 数据排列存储模块对基带同相数据和正交数据重新排列并存储
数据排列存储模块生成4块RAM空间:RAM1、RAM2、RAM3和RAM4,每块RAM空间的深度均:D/2,数据位宽为m bit,地址位宽为r bit;
数据排列存储模块分别提取出基带同相数据x′I(n)的奇数点数据x′IO(n)和偶数点数据x′IE(n),并将奇数点数据x′IO(n)存储在RAM1中,偶数点数据x′IE(n)存储在RAM2中;
数据排列存储模块分别提取出基带正交数据x′Q(n)的奇数点数据x′QO(n)和偶数点数据x′QE(n),并将奇数点数据x′QO(n)存储在RAM3中,偶数点数据x′QE(n)存储在RAM4中;
第四步 RAM读取模块生成RAM地址并读取相应RAM中的数据
RAM读取模块生成一个r bit的计数器,并在时钟频率为fclk/2的时钟的控制下,开始计时;将计数器的值作为RAM地址,根据RAM地址同时读取4块RAM中相应的数据:
RAM1中读取到数据记为dout1(1)~dout1(m),位宽为m bit,其中dout1(1)表示第1位数据,dout1(m)表示第m位数据;
RAM2中读取到数据记为dout2(1)~dout2(m),位宽为m bit,其中dout2(1)表示第1位数据,dout1(m)表示第m位数据;
RAM3中读取到数据记为dout3(1)~dout3(m),位宽为m bit,其中dout3(1)表示第1位数据,dout3(m)表示第m位数据;
RAM4中读取到数据记为dout4(1)~dout4(m),位宽为m bit,其中dout4(1)表示第1位数据,dout4(m)表示第m位数据;
第五步 串行发送模块调用串行发送单元将并行数据以串行模式发送
串行发送模块调用2m个串行发送单元,其中串行发送单元是FPGA内部集成的硬核,能够将速率为y的r位宽的并行数据转变成速率为r×y的串行数据,每个串行发送单元的时钟频率为fclk/2;
串行发送模块将RAM1中和RAM2中读出的数据dout1(1)和dout2(1)并行输入到第1个串行发送单元,实现数据dout1(1)和dout2(1)的串行输出,输出的时钟频率为fclk,依次进行数据串行输出,直至将RAM1中和RAM2中读出数据dout1(m)和dout2(m)并行输入到第m个串行发送单元,实现数据dout1(m)和dout2(m)的串行输出,输出的时钟频率为fclk;
串行发送模块将RAM3中和RAM4中读出的数据dout3(1)和dout4(1)并行输入到第m+1个串行发送单元,实现数据dout3(1)和dout4(1)的串行输出,输出的时钟频率为fclk,依次进行数据串行输出,直至将RAM3中和RAM4中读出数据dout3(m)和dout4(m)并行输入到第2m个串行发送单元,实现数据dout3(m)和dout4(m)的串行输出,输出的时钟频率为fclk。
2.一种线性调频基带同相正交数据同步传输***,其特征在于包括:基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块;
基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块顺次连接;
基带数据产生模块产生线性调频基带同相和正交数据;数据排列存储模块对基带同相和正交数据重新排列并存储;RAM读取模块生成RAM地址,并根据地址读取相应RAM中的数据;串行发送模块调用串行发送单元将并行数据以串行模式发送,实现线性调频基带同相正交数据的同步传输。
3.如权利要求2所述的同步传输***,其特征在于:所述基带数据产生模块、数据排列存储模块、RAM读取模块和串行发送模块均在FPGA芯片中运行。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710809187.3A CN109490844B (zh) | 2017-09-10 | 2017-09-10 | 一种线性调频基带同相正交数据同步传输方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710809187.3A CN109490844B (zh) | 2017-09-10 | 2017-09-10 | 一种线性调频基带同相正交数据同步传输方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109490844A true CN109490844A (zh) | 2019-03-19 |
CN109490844B CN109490844B (zh) | 2022-11-22 |
Family
ID=65687012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710809187.3A Active CN109490844B (zh) | 2017-09-10 | 2017-09-10 | 一种线性调频基带同相正交数据同步传输方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109490844B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101304404A (zh) * | 2008-06-27 | 2008-11-12 | 浙江大学 | 一种宽带时域数字波束形成方法 |
CN101616108A (zh) * | 2009-07-27 | 2009-12-30 | 华为技术有限公司 | 基带数据的传输方法和装置 |
CN102023956A (zh) * | 2009-09-23 | 2011-04-20 | 上海摩波彼克半导体有限公司 | 集成电路芯片中串行外设从器件接口结构及数据读写方法 |
US20120127973A1 (en) * | 2010-11-18 | 2012-05-24 | James Lin | System and method of sending acknowledgments through control channels to prevent unnecessary retransmission in a limited bandwidth wireless communication network |
CN105635027A (zh) * | 2014-11-06 | 2016-06-01 | 苏州普源精电科技有限公司 | 可以生成伪随机序列正交幅度调制信号的测量装置及其调制方法 |
CN104541571B (zh) * | 2012-07-17 | 2019-04-23 | 中兴通讯股份有限公司 | 数据发送方法及装置 |
-
2017
- 2017-09-10 CN CN201710809187.3A patent/CN109490844B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101304404A (zh) * | 2008-06-27 | 2008-11-12 | 浙江大学 | 一种宽带时域数字波束形成方法 |
CN101616108A (zh) * | 2009-07-27 | 2009-12-30 | 华为技术有限公司 | 基带数据的传输方法和装置 |
CN102023956A (zh) * | 2009-09-23 | 2011-04-20 | 上海摩波彼克半导体有限公司 | 集成电路芯片中串行外设从器件接口结构及数据读写方法 |
US20120127973A1 (en) * | 2010-11-18 | 2012-05-24 | James Lin | System and method of sending acknowledgments through control channels to prevent unnecessary retransmission in a limited bandwidth wireless communication network |
CN104541571B (zh) * | 2012-07-17 | 2019-04-23 | 中兴通讯股份有限公司 | 数据发送方法及装置 |
CN105635027A (zh) * | 2014-11-06 | 2016-06-01 | 苏州普源精电科技有限公司 | 可以生成伪随机序列正交幅度调制信号的测量装置及其调制方法 |
Non-Patent Citations (1)
Title |
---|
蔡英杰等: "基于高速ECL数字电路的宽带多模信号的产生和设计", 《电子与信息学报》 * |
Also Published As
Publication number | Publication date |
---|---|
CN109490844B (zh) | 2022-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106294234A (zh) | 一种数据传输方法及装置 | |
CN106897238A (zh) | 一种数据处理装置及方法 | |
CN103248540A (zh) | 基于多分形小波模型的fpga网络流量发生***及方法 | |
CN103048644A (zh) | 合成孔径雷达成像***的矩阵转置方法及转置装置 | |
CN108494433B (zh) | 一种单线通信方法及其电路实现 | |
CN109445882A (zh) | 一种频谱三维显示装置、方法及计算机可读存储介质 | |
CN102624357B (zh) | 一种分数延迟数字滤波器的实现结构 | |
CN101331479B (zh) | 快速傅里叶变换级电路、处理器和方法及正交频分复用接收器 | |
CN106156142A (zh) | 一种文本聚类的处理方法、服务器及*** | |
CN109490844A (zh) | 一种线性调频基带同相正交数据同步传输方法 | |
CN105183701A (zh) | 1536点fft处理方式及相关设备 | |
CN111356151B (zh) | 一种数据处理方法及装置、计算机可读存储介质 | |
US20170077951A1 (en) | Computation circuit, encoding circuit, and decoding circuit | |
CN103684751A (zh) | 基于规范类正交矩阵的信息隐藏与提取方法及其fpga器件 | |
CN102055549B (zh) | 一种长期演进***中的速率匹配装置及方法 | |
CN111062403A (zh) | 基于一维组卷积神经网络的高光谱遥感数据深度光谱特征提取方法 | |
CN105634439A (zh) | 一种异步成形滤波器设计方法 | |
CN105553784A (zh) | 通信信号模拟器 | |
CN102594371B (zh) | 一种Turbo编码交织处理的方法及装置 | |
CN103595670B (zh) | 一种信号偏移校准方法和装置 | |
Negabi et al. | Convolutional neural network based key generation for security of data through encryption with advanced encryption standard. | |
CN106230441A (zh) | 一种基于m序列的可变维度的压缩感知观测矩阵构造方法 | |
CN107991653B (zh) | 一种双带宽线性调频脉冲信号基带数据同步传输方法 | |
CN102769506A (zh) | 一种解速率匹配的解交织方法和装置 | |
CN107145457B (zh) | 基于片上ram提升多通道有效数据传输的装置及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |