CN109326579B - 半导体装置及其制作方法 - Google Patents

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Abstract

一半导体装置包括：设置在基材上的至少一导电特征；覆盖基材的至少一介电层，延伸通过至少一介电层的一沟槽结构；及覆盖沟槽结构的一保护层。

Description

半导体装置及其制作方法
技术领域
本揭露是有关一种半导体装置及其制作方法。
背景技术
半导体工业已持续追求更高的装置密度及更低的成本。在半导体装置或集成电路(IC)、材料、设计及制造程序上的技术进步已产生逐渐变小的电路。在此IC演进的过程中，功能密度(例如每晶片面积的互连装置数量)已通常提升，此时几何尺寸已减少。此尺度缩小程序通常通过增加生产效率及降低相关成本而提供效益。
然而，提升的功能密度已增加IC的复杂，例如通过减少互连装置之间的距离及每晶片面积的介电层数量。因此，至少由于互连装置及介电层之间减少的距离(与增加的数量)，在半导体加工期间每晶片面积可能存在更大的失效机会。
因此，传统的半导体装置制造及加工技术已无法完全令人满意。
发明内容
根据本揭露的多个实施方式，是提供一种半导体装置，包含至少一导电特征、至少一介电层、一沟槽结构、一保护层及一单一化侧壁。导电特征设置在基材上。介电层覆盖基材。沟槽结构延伸进入基材且通过至少一介电层。沟槽结构的侧壁亦通过至少一介电层且延伸进入基材。保护层覆盖沟槽结构，保护层包含氮化钛。单一化侧壁切过保护层及基材。
根据本揭露的多个实施方式，是提供一种半导体装置，包含一第一晶粒、一沟槽结构、一保护层及一单一化侧壁。第一晶粒包含形成在一基材上的至少一导电特征，及形成在所述基材上的至少一介电层。沟槽结构至少部份地包围第一晶粒及延伸通过至少一介电层及部分基材，沟槽结构的侧壁至少部分地包围第一晶粒且延伸通过至少一介电层及基材。保护层覆盖沟槽结构的侧壁，其中保护层包含氮化钛。单一化侧壁切过保护层及基材。
根据本揭露的多个实施方式，是提供一种半导体装置，包含至少一导电特征、至少一介电层、一沟槽结构、一保护层及一单一化侧壁。导电特征设置于一基材上。介电层覆盖基材。沟槽结构通过至少一介电层延伸且进入基材至少0.5微米，沟槽结构包含一第一侧壁与一第二侧壁，第一与第二侧壁亦通过至少一介电层且延伸进入基材至少0.5微米。保护层完全覆盖沟槽结构的第一与第二侧壁，其中保护层包含氮化钛。单一化侧壁切过保护层及基材，以将半导体装置分离为一第一晶粒与一第二晶粒，其中第一侧壁至少部分地包围第一晶粒，第二侧壁至少部分地包围第二晶粒。
根据本揭露的多个实施方式，是提供一种制作半导体装置的方法，包含形成覆盖一基材的一第一介电层；形成覆盖第一介电层的一第二介电层；形成延伸通过第一介电层及第二介电层的一深沟槽结构；及在深沟槽结构上沿着在第一介电层及第二介电层之间的一界面沉积一保护层。
附图说明
当结合附图阅读时，从以下的详细描述中可更好理解本揭露的各方面。应注意者，各种特征未必按比例绘制。实际上，各种特征的尺寸及几何可任意增大或缩小，以便使论述明晰。
图1为根据某些实施方式的用于形成半导体装置(包括深沟槽保护层)的示例方法的流程图；
图2A、2B、2C、2D、2E、2F、2G及2H为根据一些实施方式的在各种制造阶段期间通过图1方法制造的示例半导体装置的剖面示意图。
具体实施方式
以下揭露描述用于实现标的物的不同特征的各种示例实施方式。部件及配置的具体实施例为描述如下以简化本揭露。当然，这些仅为实施例且并非旨在限制。例如其将可理解为，当元件被称为“连接至”或“耦合至”另一元件时，其可直接连接至或耦合至另一元件，或可存在一或多个中介(intervening)元件。
此外，本揭露可在各种实施例中重复元件符号及/或字母。此重复为出于简化及明确的目的，且本身并不决定所论述各种实施方式及/或组态之间的关系。
另外，空间相对用语，诸如“下方”、“以下”、“下部”、“上方”、“上部”及类似者，可在此用于简化描述附图所示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除附图中描绘的方向外，空间相对用语旨在含有使用或操作中装置的不同方向。装置可以其他方式定向(旋转90度或在其他的方向)，并且在此使用的空间相关描述词可同样地作相应解释。
本揭露提供半导体装置的各种实施方式，此半导体装置具有保护沟槽(例如沟槽结构)的保护层。根据各种实施方式，此保护层可保护沟槽的侧壁，而介电层的界面可位于沟槽的侧壁，进一步讨论如下。这些介电层(以及其上形成有这些介电层的基材)可具有各种嵌入其中的导电特征(例如掺杂阱、电压源、金属化层)，其经由导电结构(例如通孔或导线)互连。
在某些实施方式中，这些介电层为逐层形成在基材的顶部上。每个介电层可包括划分一个介电层结束而另一个介电层开始的界面。例如其可有在不同介电层之间的界面及在介电层与基材之间的界面。而且，介电层可具有嵌入其中的导电结构。这些导电结构可被配置为提供电连接至形成在基材之上(或其中)的导电特征。
在半导体加工和使用期间，介电层及在每个介电层、介电层与基材之间的介面可能暴露于有害介质中，其可能损害(或不欲地改变)介电层及/或嵌入介电层中的导电特征或导电结构。这些有害介质可包括化学品(例如用于冲洗或蚀刻的酸或碱化学品)、高强度光线(例如来自用于蚀刻半导体装置的激光)或反应气体(例如金属化、氧化或硝化气体)。这些有害介质可能损害暴露于有害介质的介电层区域，并且达到(例如通过有害介质直接到达或渗透)嵌入介电层中的导电特征及/或导电结构。并且，这些有害介质可通过介电层的界面进入半导体装置层而达到嵌入介电层中的导电特征及/或导电结构。因此，介电层界面的附近区域特别容易受到损害。当达到导电特征及/或导电结构时，有害介质(或多个有害介质)可能开始损害导电特征及/或导电结构，例如通过转变或分解导电特征及/或导电结构，从而减少半导体装置制造及使用的良率。
在半导体加工期间，可形成多个沟槽，这些沟槽贯穿一或多个介电层及/或一或多个基材，此基材上形成有一或多个介电层。这些沟槽在半导体装置加工期间可执行各种功能，例如提供半导体装置不同区域之间(例如在诸如NMOS(n通道金属氧化物半导体场效应晶体管)及PMOS(p通道金属氧化物半导体场效晶体管)等导电特征的区域之间)的电性绝缘及/或提供实体物质间隔(例如在半导体晶粒之间以达单一化目的)。尤其，在半导体加工期间，深沟槽可形成在设计以互相隔离的半导体装置(例如IC或晶圆)的部分之间。例如深沟槽可形成为包围个别半导体装置的环而将半导体装置从其它半导体装置隔离，从而半导体装置(例如晶粒)能更容易被分割(例如被单一化)以进一步加工或封装(例如从晶圆分割出每个晶粒)。
半导体装置可设计为提供深沟槽，这些深沟槽不仅具有非物质的间隙分隔(例如在深沟槽的壁之间的空气间隔)，亦可为在深沟槽的壁与嵌入介电层中的导电特征及/或导电结构之间的实体物质间隔。此间隔可以是为了在半导体装置的独立部分之间划分。例如，半导体装置上的深沟槽可包围晶粒并且在晶粒与其他晶粒之间具有非物质间隔。
在某些实施方式中，深沟槽在最窄剖面处可为大约0.9至1.1um(微米)(例如0.97um)并且在延伸通过一或多个介电层之后深入基材大约5.0至6.0um(例如5.43um)深度。在某些实施方式中，在延伸通过一或多个介电层(其各自包括个别的导电特征及/或导电结构)之后，深沟槽可实质上延伸到深入基材5.43um的深度。而且，依照某些实施方式，在深沟槽的壁与嵌入介电层中的导电特征及/或导电结构之间的物质间隔可为大约1.1至1.3um(例如1.2um)。
然而，因为当功能密度(例如每晶片区域的互连装置数量)一般性地增加，几何尺寸(即IC封装或覆盖区的整体尺寸)将会减少，以深沟槽为特征的这些物质及非物质间隔已变得更小及较不坚固，并且可能导致更多的深沟槽间隔失效(例如由于有害介质到达导电特征及/或导电结构)及良率的降低。
如前所述，没有沿着深沟槽的壁的保护层时，介电层(及相关的导电特征及/或导电结构)可能在半导体装置加工或使用期间被有害介质损害。此外，每个界面可能成为半导体装置上的弱点，从此处有害介质可更容易渗透入半导体装置并且损害半导体。因此，如下将进一步讨论，将半导体装置设计为包括深沟槽中的保护层(具体来说，沿着深沟槽的壁)，技术上有利于避免半导体装置的损害及/或良率的降低。
根据本揭露的一或多个实施方式，图1绘示形成半导体装置的方法100的流程图。应注意者，方法100仅是实施例且并非旨在限制本揭露。因此，可以理解为在图1的方法100之前、期间及之后可提供额外的操作，一些操作可省略，且一些其他操作可仅在此简要描述。
在某些实施方式中，方法100的操作可与各种制造阶段的半导体装置的剖面示意图相关联，如在图2A、2B、2C、2D、2E、2F、2G及2H中个别所示，其将在以下更详细讨论。
现在参照图1，方法100以操作102开始，其中提供覆盖有一或多个介电层的半导体基材。方法100持续至操作104，其中形成延伸通过一或多个介电层的深沟槽。方法100持续至操作106，其中形成覆盖深沟槽及覆盖一或多个介电层的保护层。方法100持续至操作108，其中深沟槽以光阻层填充。方法100持续至操作110，其中光阻层的顶部是凹陷。方法100持续至操作112，其中移除覆盖一或多个介电层的保护层的一部分。方法100持续至操作114，其中移除光阻层。在移除光阻层之后形成具有保护层的深沟槽。方法100持续至操作116，其中半导体装置是沿着深沟槽被分割(例如切割)以将单独的晶粒互相单一化。
如前所述，图2A至图2G以剖面示意图绘示，在图1的方法100的各种制造阶段中，半导体装置200的一部分。半导体装置200可包括、被包括在、或作为微处理器、储存单元、晶圆及/或其它集成电路(IC)。并且，图2A至图2G是经简化以更好理解本揭露的概念。例如，虽然附图绘示半导体装置200，可以理解为IC可包含若干其他装置，例如电阻器、电容器、电感器、保险丝等，为出于清楚阐述的目的，这些装置未在图2A至图2G中显示。
图2A是根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作102，此半导体装置包括具有至少一介电层204的基材202。尽管在图2A绘示的实施方式中，半导体装置200仅包括五个介电层204及一个基材202，可以理解为，提供图2A绘示的实施方式及以下附图仅出于阐述的目的。因此，半导体装置200可包括任何期望数量的介电层及基材(或多个基材)，而仍属于本揭露的范围。
在某些实施方式中，基材202及/或介电层204包括硅基材。或者，基材202及/或介电层204可包括其他元素半导体材料，例如锗。基材202及/或介电层204亦可包括化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。基材202及/或介电层204可包括合金半导体，例如硅锗、硅锗碳化物，镓砷磷化物及镓铟磷化物。在一实施方式中，基材202及/或介电层204包括外延层。例如基材202及/或介电层204可具有覆盖体半导体(bulk semiconductor)的外延层。再者，基材202及/或介电层204可包括绝缘体上半导体(semiconductor-on-insulator,SOI)结构。例如，基材可包括埋入氧化物(buried oxide,BOX)层，此层通过例如氧植入的隔离(SIMOX)制程或其他合适的技术(例如晶圆焊接与研磨)所形成。
在某些实施方式中，基材202及/或介电层204可具有各种嵌入在基材202及/或介电层204中的导电特征及/或导电结构220，例如经由导电结构(如通孔205及导线205)互连的导电特征(如导电特征201)。如前所述，导电特征201可包括各种p型掺杂区及/或n型掺杂区，其通过例如离子注入及/或扩散的程序实现。这些掺杂区包括n阱、p阱、轻掺杂区(lightdoped region,LDD)、重掺杂源极与汲极(S/D)以及配置为形成各种集成电路(IC)装置的各种通道掺杂分布，例如互补金属氧化物半导体场效晶体管(CMOSFET)、成像感应器及/或发光二极管(LED)。基材202及/或介电层204可进一步具有其他功能特征，例如形成在基材及/或介电层中及其上的电阻器或电容器。基材202及/或介电层可进一步具有横向隔离特征，此特征提供于其中以间隔在基材202中形成的各种装置，如以下进一步详细讨论。根据各种实施方式，此各种装置能进一步包括设置在S/D、闸极电极及其他装置特征上的硅化物，以在耦合至输出及输入信号时，降低接触电阻。
如前所述，导电结构可包括通孔205及导线203。在某些实施方式中，通孔205(或通孔结构)及/或导线203(或导线结构)包括金属材料，例如铜(Cu)、钨(W)或其组合。在一些其他实施方式中，在本揭露范围内，通孔205可包括其他合适的金属材料(例如金(Au)、钴(Co)、银(Ag)等)及/或导电材料(例如多晶硅)。类似地，由于通孔205的材料可被其他导电结构所使用，为便于讨论，通孔205的材料在本文中通常称为“材料M”。
这些导电结构可为金属层间介电层(inter-metal dielectric,IMD)的部分，使得导电结构(例如通孔205)配置成延伸通过IMD层，以将其自身耦合至导电特征。IMD层可包括至少一种下列材料：氧化硅、低介电常数(低k)材料或其他合适的介电材料或其组合。低k材料可包括氟化硅石玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂氧化硅(SiOxCy)、Black
Figure GDA0002592773410000071
(应用材料公司，加利福尼亚州圣克拉拉)、干凝胶、气凝胶、不定形氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、SiLK(陶氏化学公司，密西根州米德兰)、聚酰亚胺及/或其他未来开发的低k介电材料。由于IMD层的材料可被其他介电层所使用，为便于讨论，此材料在本文中称为“材料D”。
通过至少一些下列程序步骤，可形成各种导电结构：使用化学气相沉积(CVD)、物理气相沉积(PVD)、旋转式(spin-on)涂布及/或其他合适的技术以在基材202及导电特征204上沉积材料D而形成IMD层；执行一或多个图案化程序(例如微影程序、干/湿蚀刻程序、洗净程序、软/硬烘烤程序等)以形成通过初始第一IMD层的开口；使用CVD、PVD及/或其他合适的技术，沿着底部表面及开口的侧壁沉积前述材料D以包围开口；使用CVD、PVD、电子枪及/或其他合适的技术以材料M填充开口，以及研磨抛除过量的材料M以形成导电结构(例如通孔205)。
如前所述，深沟槽可提供全面的横向隔离，例如在半导体装置的独立部分之间，这些独立部分不与半导体装置的其他独立部分进行导电连通(例如半导体装置200(例如晶圆)上的不同晶粒222A、222B)。例如，深沟槽可在最窄剖面处提供大约0.97um的非物质间隔及实质上1.2um的物质间隔。半导体装置上的每个晶粒222A、222B可具有导电特征及/或独立于(例如，并不共享功能导电互连)导电特征的导电结构220及/或在其他晶粒222A、222B上的导电结构220。因此，如将与图2H有关的进一步详细讨论，半导体装置200可沿着深沟槽206被分割以将晶粒互相单一化。
此外，由于深沟槽的几何形状相对于半导体装置中其他结构的较大尺度，深沟槽可能未经设计有额外的保护层，因为深沟槽的物质及非物质间隔可能已足以避免半导体装置(及内部导电特征及/或导电结构)的损害。然而，当深沟槽的物质及/或非物质间隔随着在半导体装置中深沟槽的不同应用而开始尺度缩小及/或变化，通过用于深沟槽的保护层所提供的额外保护，可有利地提升良率并减少有害介质对半导体装置的损害(相对于没有保护层的深沟槽设计)。
图2B为根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作104，此半导体装置包括延伸通过一或多个介电层及(选择性地)基材的深沟槽206。如图所示，深沟槽206自半导体装置200的外部表面208延伸通过介电层204并进入基材202。此外，沿着深沟槽206的壁212的各种界面被露出。
在某些实施方式中，深沟槽的形成可包括至少一个下列程序步骤：执行一或多个(干/湿)蚀刻程序以蚀刻掉一或多个介电层及基材；并执行洗净程序以移除由于蚀刻程序导致的过量材料。
如前面所讨论，过渡区可能是弱点，其中不同介电层及基材的不同材料无法如同在单一介电层或基材内的单块(monolithic)材料般地黏结一起。比起通过扩散穿过介电层及/或基材的单块材料，有害介质可更容易地通过这些过渡区到达半导体装置中的导电特征及/或导电结构。有利地，如下面所进一步讨论及上面所介绍，沿着深沟槽的壁212(例如侧面)增设耐有害介质的保护层，比起没有此保护层，能更佳地保护在半导体装置内的导电特征及/或导电结构。
图2C是根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作106，此半导体装置包括覆盖深沟槽206及覆盖一或多个介电层204的保护层214。如图所示，保护层覆盖深沟槽的壁212及介电层的界面210，从而遮蔽或保护壁212及界面210免受因暴露在有害介质而可能发生的损害或腐蚀。
在某些实施方式中，保护层可为耐酸腐蚀的酸保护层。酸保护层可为抗酸膜或氮化钛(TiN)、碳化硅(SiC)及/或氮化硅(SiN)。酸保护层可沉积为实质上
Figure GDA0002592773410000081
(埃)或约
Figure GDA0002592773410000082
至约
Figure GDA0002592773410000083
的厚度。
在某些实施方式中，保护层可为金属原子保护层，其抵抗金属原子扩散通过半导体装置而损害导电特征及/或导电结构。金属原子保护层可包括氮化钽(TaN)、钽(Ta)、氮化钛(TiN)、钛(Ti)、钨化钴(CoW)、氮化钨(WN)或类似物。金属原子保护层可沉积为实质上
Figure GDA0002592773410000084
(埃)或约
Figure GDA0002592773410000085
至约
Figure GDA0002592773410000086
的厚度。
在某些实施方式中，保护层可使用CVD、PVD、旋转式涂布及/或其他合适的技术沉积，以在半导体装置上沉积构成保护层的材料。在沉积保护层时，更大数量的材料(此材料构成保护层)可沉积在深沟槽所处的区域上，而非深沟槽所不在的其他区域中，因为深沟槽的表面区域可大于横跨深沟槽的区域的横向距离。在某些实施方式中(未绘制)，深沟槽可填充构成保护层的材料或耐有害介质的任何其他材料，以进一步保护深沟槽(及导电特征及/或导电结构)免受暴露在有害介质。
图2D是根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作108，此半导体装置包括填充有光阻层216的深沟槽206。如图所示，光阻层216沉积在深沟槽206及介电层204上。换言之，光阻层216通常沉积在半导体装置200上。
光阻层216可通过使用所属技术领域中已知的沉积程序(例如旋转涂布程序或类似者)在半导体装置200上形成光阻材料(例如负光阻材料、正光阻材料等)而形成。在一些实施方式中，光阻材料可包括电子束(e-beam)光阻材料(例如聚甲基丙烯酸甲酯、甲基丙烯酸甲酯等)，其可回应电子束微影的能量来源而图案化。
如前所述，可以理解为这些附图绘示某些实施方式的实施例，而且操作可根据在各种实施方式中的不同应用被增加、修饰或省略。从而，虽然光阻层是描绘在图1及图2D-图2F的示例实施方式中，光阻的施用是选择性的，在需要图案化半导体装置的其他实施方式中，光阻可被使用。
图2E是根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作110，此半导体装置包括光阻层的凹陷顶部部分。如图所示，光阻层216可被凹陷而使得光阻层216的顶部表面位于保护层214的顶部表面下方。如图2E所示，在此情况下，光阻层216不覆盖介电层204的顶部上的保护层214部分。
在某些实施方式中，光阻层的光阻材料可在涉及各种曝光、显影、烘烤、剥离及蚀刻程序的光微影程序中凹陷或图案化。在特定的实施方式中，光阻层的蚀刻程序可为干蚀刻(相反于湿蚀刻)。干蚀刻可包括将待蚀刻材料暴露于离子(如反应气体的电浆，诸如碳氟化合物、氧、氯、三氯化硼；有时候添加氮、氩、氦及其他气体)的轰击，将待蚀刻材料的部分从露出的表面上除去。干蚀刻的一般类型是反应离子蚀刻。干蚀刻程序可为等向或非等向蚀刻。
图2F是根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作112，其中移除覆盖介电层204的保护层214的顶部部分。如图所示，覆盖介电层204的保护层214的部分被移除，但覆盖深沟槽206表面(例如壁212)的保护层214的部分则保留下来。
在某些实施方式中，保护层的经移除部分可通过涉及各种曝光、显影、烘烤、剥离及蚀刻程序的程序而移除。在特定的实施方式中，保护层的蚀刻程序可为干蚀刻(相反于湿蚀刻)，已于前文所介绍。在某些实施方式中，除了沿着深沟槽侧面的保护层，所有的保护层可被移除。例如，在深沟槽底部上的保护层以及覆盖介电层的保护层可被移除，而覆盖在深沟槽侧面上的壁的保护层则保留。
图2G是根据某些实施方式的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作114，其中移除光阻层216。如图所示，光阻层216被移除以露出横跨深沟槽的保护层214。
在某些实施方式中，光阻层的光阻材料可在涉及各种曝光、显影、烘烤、剥离及蚀刻程序的光微影程序中被移除、凹陷或图案化。在特定的实施方式中，光阻层的蚀刻程序可为干蚀刻(相反于湿蚀刻)，如前文所介绍及下文所进一步讨论。
在某些实施方式中，干蚀刻可在形成保护层的过程中进行，而湿蚀刻可在形成保护层之后进行。湿蚀刻是一种材料移除程序，其使用液体化学品或蚀刻剂以移除材料。这些液体化学品可包括在半导体加工期间用于移除材料的有害介质。然而，保护层可包括耐有害介质的材料，因此抵挡湿蚀刻的效应。
例如，湿蚀刻可使用酸作为蚀刻的有害介质。此有害介质当暴露于深沟槽的壁及/或沿着深沟槽的壁的界面时，可能导致深沟槽的结构的损害，并且亦可能通过通过深沟槽的壁渗入半导体装置内而损害在半导体装置中的导电特征及/或导电结构。有利地，施加耐酸的保护层可保护深沟槽的壁及/或沿着深沟槽的壁的界面(以及半导体装置内的导电特征及/或导电结构)，以抵抗酸经由深沟槽的壁而渗入半导体装置内。
因此，在覆盖深沟槽的保护层形成之前，可利用干蚀刻来进行蚀刻，而在覆盖深沟槽的保护层形成之后，可利用湿蚀刻进行蚀刻。有利地，此提供在半导体加工期间使用干及湿蚀刻的连续蚀刻，同时将对半导体装置的损害最小化。
图2H是根据某些实施方式的经分割的半导体装置200的剖面示意图，对应于图1中各种制造阶段之一的操作116，此半导体装置具有单一化的晶粒222A、222B。如图所示，深沟槽206的底部已被切割，而将晶粒222B与晶粒222A单独化(例如分离或个别化)。并且，每个晶粒222A、222B可被深沟槽206包围，使得当深沟槽206被切割时，半导体装置200被分割以将半导体装置200上的每个晶粒222A、222B分开。
回到图2H，在某些实施方式中，可通过蚀刻、刻痕或切割以切开半导体装置200，而使晶粒222A、222B被单一化，从而单离晶粒222A、222B。例如，在特定的实施方式中，可在个别的晶粒222A、222B之间沿着深沟槽206的底部施加钻石切割轮以单一化晶粒222A、222B。在其他实施方式中，可沿着深沟槽206的底部使用激光切割以单一化晶粒222A、222B。在另一其他实施方式中，可沿着深沟槽的底部进行蚀刻(例如湿蚀刻或干蚀刻)以单一化晶粒222A、222B。在进一步实施方式中，可沿着深沟槽的底部使用电浆蚀刻以而进行电浆切割以单一化晶粒222A、222B。
如前所述，可以理解为这些附图绘示某些实施方式的实施例，并且操作可根据在各种实施方式中的不同应用被增加、修饰或省略。因此，如图2H所说明及图1的操作116所描绘，单一化是阐述在某些实施方式中至少一深沟槽206的功能使用，并且可根据在各种实施方式中的不同应用而为任选的。
在一实施方式中，一种半导体装置包括：设置在一基材上的至少一导电特征；覆盖基材的至少一介电层，延伸通过至少一介电层的一沟槽结构；及覆盖沟槽结构的一保护层。
在一实施方式中，保护层包含约
Figure GDA0002592773410000111
至约
Figure GDA0002592773410000112
的厚度。
在一实施方式中，保护层包含TiN、SiC及SiN中至少一者。
在一实施方式中，保护层沿着沟槽结构的至少一侧壁延伸。
在一实施方式中，此装置包含一第一介电层及一第二介电层，保护层覆盖在第一介电层及第二介电层之间的过渡区。
在一实施方式中，装置进一步包含晶体管的源极、汲极及闸极电极中至少一者。
在一实施方式中，装置进一步包含嵌入至少一介电层的一导电结构。导电结构包含一通孔及一导线中至少一者。
在一实施方式中，沟槽结构至少部分地包围一第一晶粒。
在一实施方式中，沟槽结构进一步至少部分地包围一第二晶粒。
在一实施方式中，沟槽结构将在第一晶粒上的一第一介电层从在第二晶粒上的一第二介电层间隔。第一介电层及第二介电层两者皆覆盖基材。
在一实施方式中，沟槽结构延伸进入基材。
在另一实施方式中，一种半导体装置包括：一第一晶粒，其包含形成在一基材上的至少一导电特征，及形成在基材上的至少一介电层，至少部份地包围第一晶粒及延伸通过至少一介电层及部分基材的一沟槽结构；及覆盖沟槽结构的至少一侧壁的一保护层。
在一实施方式中，保护层包含TiN、SiC及SiN中至少一者。
在一实施方式中，装置包含通过沟槽结构从第一晶粒排列的一第二晶粒。
在一实施方式中，沟槽结构配置为被切割以单一化至少第一晶粒。
在又一实施方式中，一种方法包括：形成覆盖一基材的一第一介电层；形成覆盖第一介电层的一第二介电层；形成延伸通过第一介电层及第二介电层的一深沟槽结构；及在深沟槽结构上沿着在第一介电层及第二介电层之间的一界面沉积一保护层。
在一实施方式中，方法包含经由干蚀刻形成深沟槽结构。
在一实施方式中，方法包含在保护层上进行湿蚀刻。
在一实施方式中，方法包含移除沉积在沟槽结构中的光阻。
在一实施方式中，方法包含从沟槽结构的底部移除保护层。
上文概述若干实施方式的特征，使得这些熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修饰其他制程及结构的基础，以便实施本文所介绍的实施方式的相同目的及/或达到相同优势。熟悉此项技术者亦应认识到，此等效结构并未偏离本揭露的精神及范畴，并且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。
条件用语例如“能”、“可以”、“可能”或“可”等等，除非另有具体说明，否则在本文中理解为通常用于表达某些实施方式包括，然而其他实施方式不包括的某些特征、元件及/或步骤。因此，此条件用语通常并非意在暗示特征、元件及/或步骤必须以任何方式在一或多个实施方式中，或暗示一或多个实施方式必须包括，在有或没有使用者输入或提示的情况下，决定任何特定的实施方式是否包括或将执行这些特征、元件及/或步骤的推论。
分离用语(disjunctive language)，例如短语“至少一X、Y或Z”，除非另有具体说明，否则在本文中理解为通常用于表示项目、术语等可为X、Y或Z或其任意组合(例如X、Y及/或Z)。因此，此分离用语通常并非意在，也没有暗示某些实施方式需要至少一个X、至少一个Y或至少一个Z各自存在。
应强调者，可对前述实施方式进行许多变化及修饰，其元件应理解为在其他可接受的实施例中。所有此种修饰及变化在本文中皆被包括在所揭露的范围内并且受所列权利要求所保护。

Claims (19)

1.一种半导体装置，其特征在于，包含：
至少一导电特征，其设置在一基材上；
至少一介电层，其覆盖所述基材以及所述至少一导电特征；
一沟槽结构，其延伸进入所述基材且通过所述至少一介电层，所述沟槽结构的侧壁亦通过所述至少一介电层且延伸进入所述基材；
一保护层，其完全覆盖所述沟槽结构的所述侧壁，其中所述保护层包含氮化钛，所述至少一介电层的顶部表面未被所述保护层所覆盖；及
一单一化侧壁，切过所述保护层及所述基材。
2.如权利要求1所述的半导体装置，其特征在于，其中所述保护层包含
Figure FDA0003489042640000011
至
Figure FDA0003489042640000012
的厚度。
3.如权利要求1所述的半导体装置，其特征在于，其中所述保护层沿着所述沟槽结构的所述侧壁延伸并直接接触所述侧壁。
4.如权利要求1所述的半导体装置，其特征在于，所述至少一介电层包含一第一介电层及一第二介电层，所述保护层覆盖在所述第一介电层及所述第二介电层之间的一过渡区。
5.如权利要求1所述的半导体装置，其特征在于，还包含一晶体管的源极、汲极及闸极电极中至少一者。
6.如权利要求1所述的半导体装置，其特征在于，还包含嵌入所述至少一介电层的一导电结构，所述导电结构包含一通孔及一导线中至少一者。
7.如权利要求1所述的半导体装置，其特征在于，其中所述沟槽结构的所述侧壁至少部分地包围一第一晶粒。
8.如权利要求7所述的半导体装置，其特征在于，其中所述沟槽结构的所述侧壁进一步至少部分地包围一第二晶粒。
9.如权利要求8所述的半导体装置，其特征在于，其中所述沟槽结构将在所述第一晶粒上的一第一介电层从在所述第二晶粒上的一第二介电层间隔，其中所述第一介电层及所述第二介电层两者皆覆盖所述基材。
10.如权利要求1所述的半导体装置，其特征在于，其中所述单一化侧壁接触所述保护层。
11.一种半导体装置，其特征在于，包括：
一第一晶粒，其包含形成在一基材上的至少一导电特征，及形成在所述基材以及所述至少一导电特征上的至少一介电层；
一沟槽结构，至少部份地包围所述第一晶粒及延伸通过所述至少一介电层及部分所述基材，所述沟槽结构的侧壁至少部分地包围所述第一晶粒且延伸通过所述至少一介电层及所述基材；
一保护层，覆盖所述沟槽结构的所述侧壁，其中所述保护层包含氮化钛，所述至少一介电层的顶部表面未被所述保护层所覆盖；及
一单一化侧壁，切过所述保护层及所述基材。
12.如权利要求11所述的半导体装置，其特征在于，还包含通过所述沟槽结构从所述第一晶粒排列的一第二晶粒。
13.一种半导体装置，其特征在于，包括：
至少一导电特征，设置于一基材上；
至少一介电层，覆盖所述基材以及所述至少一导电特征；
一沟槽结构，其通过所述至少一介电层延伸且进入所述基材至少0.5微米，所述沟槽结构包含一第一侧壁与一第二侧壁，所述第一与第二侧壁亦通过所述至少一介电层且延伸进入所述基材至少0.5微米；
一保护层，其完全覆盖所述沟槽结构的所述第一与第二侧壁，其中所述保护层包含氮化钛，所述至少一介电层的顶部表面未被所述保护层所覆盖；及
一单一化侧壁，切过所述保护层及所述基材，以将所述半导体装置分离为一第一晶粒与一第二晶粒，其中所述第一侧壁至少部分地包围所述第一晶粒，所述第二侧壁至少部分地包围所述第二晶粒。
14.如权利要求13所述的半导体装置，其特征在于，其中所述保护层包含
Figure FDA0003489042640000031
至
Figure FDA0003489042640000032
的厚度。
15.如权利要求13所述的半导体装置，其特征在于，所述至少一介电层包含一第一介电层及一第二介电层，所述保护层覆盖在所述第一介电层及所述第二介电层之间的一过渡区。
16.如权利要求13所述的半导体装置，其特征在于，还包含一晶体管的源极、汲极及闸极电极中至少一者。
17.如权利要求13所述的半导体装置，其特征在于，还包含嵌入所述至少一介电层的一导电结构，所述导电结构包含一通孔及一导线中至少一者。
18.一种制作半导体装置的方法，其特征在于，包括：
形成覆盖一基材的一第一介电层；
形成覆盖所述第一介电层的一第二介电层；
形成延伸通过所述第一介电层及所述第二介电层的一深沟槽结构；
在所述深沟槽结构的侧壁上沿着在所述第一介电层及所述第二介电层之间的一界面沉积一保护层，其中所述保护层包含氮化钛；
沉积一光阻层在所述深沟槽结构中，其中所述光阻层被凹陷而使得所述光阻层的顶部表面位于所述保护层的顶部表面下方；
移除覆盖所述第二介电层的所述保护层的顶部部分；
在移除覆盖所述第二介电层的所述保护层的顶部部分之后，在所述保护层上进行一湿蚀刻；
在执行完所述湿蚀刻后，移除所述光阻层；及
切割所述深沟槽结构的底部。
19.如权利要求18所述的方法，其特征在于，其中所述深沟槽结构是经由干蚀刻形成。
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