CN109065629A - 一种槽栅超结器件 - Google Patents
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Abstract
本发明设计功率半导体技术，特别涉及一种槽栅DMOS器件。本发明的特征在于：基于传统槽栅超结器件结构，在第一导电类型半导体柱区中引入采用窄禁带第一导电类型半导体区，并在窄禁带第一导电类型半导体区中靠近第二导电类型半导体柱区的侧面引入宽禁带第一导电类型半导体区，通过上述措施，能够有效改变槽栅超结器件发生雪崩击穿时的雪崩击穿电流路径，使雪崩击穿电流远离重掺杂第一导电类型半导体源区下方的第二导电类型半导体体区，从而有效避免寄生BJT的开启，提高槽栅超结器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
Description
技术领域
本发明涉及功率半导体技术，特别涉及一种槽栅超结器件。
背景技术
功率MOSFET因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用。不断提高的***性能要求功率MOSFET在具有更低功率损耗的同时，在高电应力下也应具有更高的可靠性。当***回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由MOSFET释放，高电压和大电流将同时施加在功率MOSFET上，极易造成器件失效。因此，非箝位感性负载下的开关过程(UnclampedInductive Switching，UIS)通常被认为是功率MOSFET在应用中所能面临的最极端的电应力情况。因此器件的抗UIS失效能力常被用于评定功率超结的可靠性，而UIS耐量是衡量功率超结的抗UIS失效能力的重要参数。
寄生BJT(Bipolar Junction Transistor，双极型晶体管)的开启是引起UIS失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是由于在源漏间的寄生BJT在UIS雪崩时的导通，导通后流过体内的大电流将使器件迅速升温，损坏器件。功率MOSFET的N+源区作为寄生BJT的发射区，N-漂移区构成寄生BJT的集电极区，而P-body区作为基区。当上述功率超结器件发生雪崩击穿时，雪崩电流经由N+源区下方的P-body区到达P+接触区，而雪崩电流流经寄生BJT的基区时，由于P-body区本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。
具有超结结构的VDMOS器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通VDMOS的漂移区引入彼此间隔的P柱和N柱的超结结构，大大改善了普通VDMOS的导通电阻与击穿电压之间的折中关系，因此在功率器件的领域中得到广泛的使用。
目前，业内用以提高超结器件的抗UIS失效能力的方法主要是通过减小寄生BJT的基区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小基区电阻，并不能无限降低寄生BJT的基区电阻，否则会增加器件的阈值电压。
发明内容
针对上述问题，本发明所要解决的问题是：提供一种能够有效防止寄生BJT开启，提高UIS耐量的槽栅超结器件。
本发明的构思具体如下：基于传统槽栅超结器件结构，在第一导电类型半导体柱区中引入采用窄禁带第一导电类型半导体区，并在窄禁带第一导电类型半导体区中靠近第二导电类型半导体柱区的侧面引入宽禁带第一导电类型半导体区，通过上述措施，能够有效改变槽栅超结器件发生雪崩击穿时的雪崩击穿电流路径，使雪崩击穿电流远离重掺杂第一导电类型半导体源区下方的第二导电类型半导体体区，从而有效避免寄生BJT的开启，提高槽栅超结器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
为实现上述发明目的，本发明技术方案如下：
一种槽栅超结器件，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、漂移区、金属化源极10；所述第一导电类型半导体衬底2的下表面与金属化漏极1的上表面接触，所述漂移区的下表面与第一导电类型半导体衬底2的上表面接触，所述漂移区的上部具有槽型栅电极5，所述槽型栅电极5的侧面和底部被栅氧化层6包围，所述槽型栅电极5的两侧分别具有一个第二导电类型半导体体区8，所述第二导电类型半导体体区8与槽型栅电极5通过栅氧化层6隔离，所述第二导电类型半导体体区8中具有重掺杂第一导电类型半导体源区7和重掺杂第一导电类型半导体接触区9，所述金属化源极10位于重掺杂第一导电类型半导体源区7的上方并相接触，所述金属化源极10的两端向下延伸进入第二导电类型半导体体区8形成槽型金属化源极结构，所述重掺杂第一导电类型半导体接触区9位于金属化源极10两端槽型的底部并相接触，漂移区的中部具有第二导电类型半导体柱区3和第一导电类型半导体柱区4，所述第二导电类型半导体柱区3位于槽型栅电极5的正下方，所述第二导电类型半导体柱区3的长度不超过槽型栅电极5的长度，其特征在于：所述第一导电类型半导体柱区4中具有窄禁带第一导电类型半导体区41和宽禁带第一导电类型半导体区42，所述宽禁带第一导电类型半导体区42位于第二导电类型半导体体区8的下表面与第二导电类型半导体柱区3之间，且宽禁带第一导电类型半导体区42的长度不小于重掺杂第一导电类型半导体源区7的长度，宽禁带第一导电类型半导体区42的一个侧面与底面和窄禁带第一导电类型半导体区41接触。
进一步地，所述窄禁带第一导电类型半导体区41和宽禁带第一导电类型半导体区42具有相同的掺杂浓度；
进一步地，所述窄禁带第一导电类型半导体区41的禁带宽度Eg1小于宽禁带第一导电类型半导体区42的禁带宽度Eg2；
进一步地，所述窄禁带第一导电类型半导体区41采用的材料为砷化铟或锑化镓等窄禁带半导体材料，所述宽禁带第一导电类型半导体区42采用的材料为氮化镓或碳化硅等宽禁带半导体材料；
进一步地，第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
相比现有技术，本发明的有益效果是：本发明提供的槽栅超结器件能够有效防止寄生BJT的开启，提高槽栅超结器件的UIS耐量。
附图说明
图1是普通槽栅超结器件结构及其雪崩击穿电流路径的示意图；
图2是本发明实例1提供的一种槽栅超结器件结构示意图；
图3是本发明实例1提供的一种槽栅超结器件结构的雪崩击穿电流路径的示意图；
图4是本发明实例2提供的一种槽栅超结器件结构示意图；
其中，1为金属化漏极，2为第一导电类型半导体衬底，3为第一导电类型半导体漂移区，4为第一导电类型半导体柱区，41为窄禁带第一导电类型半导体区，42为宽禁带第一导电类型半导体区，5为槽型栅电极，6为栅氧化层，7为重掺杂第一导电类型半导体源区，8为第二导电类型半导体体区，9为重掺杂第一导电类型半导体接触区，10为金属化源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种槽栅超结器件，如图2所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、漂移区、金属化源极10；所述第一导电类型半导体衬底2的下表面与金属化漏极1的上表面接触，所述漂移区的下表面与第一导电类型半导体衬底2的上表面接触，所述漂移区的上部具有槽型栅电极5，所述槽型栅电极5的侧面和底部被栅氧化层6包围，所述槽型栅电极5的两侧分别具有一个第二导电类型半导体体区8，所述第二导电类型半导体体区8与槽型栅电极5通过栅氧化层6隔离，所述第二导电类型半导体体区8中具有重掺杂第一导电类型半导体源区7和重掺杂第一导电类型半导体接触区9，所述金属化源极10位于重掺杂第一导电类型半导体源区7的上方并相接触，所述金属化源极10的两端向下延伸进入第二导电类型半导体体区8形成槽型金属化源极结构，所述重掺杂第一导电类型半导体接触区9位于金属化源极10两端槽型的底部并相接触，漂移区的中部具有第二导电类型半导体柱区3和第一导电类型半导体柱区4，所述第二导电类型半导体柱区3位于槽型栅电极5的正下方，所述第二导电类型半导体柱区3的长度不超过槽型栅电极5的长度，其特征在于：所述第一导电类型半导体柱区4中具有窄禁带第一导电类型半导体区41和宽禁带第一导电类型半导体区42，所述宽禁带第一导电类型半导体区42位于第二导电类型半导体体区8的下表面与第二导电类型半导体柱区3之间，且宽禁带第一导电类型半导体区42的长度不小于重掺杂第一导电类型半导体源区7的长度，宽禁带第一导电类型半导体区42的一个侧面与底面和窄禁带第一导电类型半导体区41接触。
下面结合本发明实施例1具体阐述本发明的工作原理。
正向导通模式下，实施例1中器件的电极连接方式为：金属化源极10接低电位，金属化漏极1接高电位，槽型栅电极5接高电位。当施加于槽型栅电极5的正偏电压达到阈值电压时，第二导电类型半导体体区8中靠近槽型栅电极5的侧壁形成反型沟道，多子电子从重掺杂第一导电类型半导体源区7经由第二导电类型半导体体区8中的反型沟道注入第一导电类型半导体漂移区3中，形成正向导通电流；
反向阻断模式下，实施例1中器件的电极连接方式为：金属化源极10接低电位，金属化漏极1接高电位，槽型栅电极5接低电位，第二导电类型半导体体区8的电位与金属化源极10的电位相同。当器件处于阻断状态时，第二导电类型半导体体区8与漂移区形成的PN结耗尽，主要由漂移区承担反向耐压。
本实施例1提供的槽栅超结器件，在UIS过程中，由于在第一导电类型半导体柱区中引入采用窄禁带第一导电类型半导体区，并在窄禁带第一导电类型半导体区中靠近第二导电类型半导体柱区的侧面引入宽禁带第一导电类型半导体区，通过上述措施，如若器件发生雪崩击穿，能够有效改变槽栅超结器件发生雪崩击穿时的雪崩击穿电流路径，使雪崩击穿电流避开宽禁带第一导电类型半导体区，从窄禁带第一导电类型半导体区流入金属化源极，远离第一导电类型半导体源区下方的第二导电类型半导体体区，如图3所示，因此杜绝了寄生BJT的开启，提高了器件的抗UIS失效能力。
实施例2
如图4所示，本例的结构为在实施例1的基础上，设置了三种第一导电类型半导体体区，其中，第一导电类型半导体体区43的禁带宽度大于第一导电类型半导体体区42的禁带宽度，第一导电类型半导体体区43的禁带宽度大于第一导电类型半导体体区41的禁带宽度，本例的工作原理与实施例1相同，可以改变雪崩电流的路径，提升器件的UIS耐量。
Claims (5)
1.一种槽栅超结器件，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体衬底(2)、漂移区、金属化源极(10)；所述漂移区的上部具有槽型栅电极(5)，所述槽型栅电极(5)的侧面和底部被栅氧化层(6)包围，所述槽型栅电极(5)的两侧分别具有一个第二导电类型半导体体区(8)，所述第二导电类型半导体体区(8)与槽型栅电极(5)通过栅氧化层(6)隔离，所述第二导电类型半导体体区(8)中具有重掺杂第一导电类型半导体源区(7)和重掺杂第一导电类型半导体接触区(9)，且第一导电类型半导体源区(7)与栅氧化层(6)接触；所述金属化源极(10)的两端向下延伸进入第二导电类型半导体体区(8)形成槽型金属化源极结构，所述重掺杂第一导电类型半导体接触区(9)位于金属化源极(10)两端槽型的底部并相接触；漂移区的中部具有第二导电类型半导体柱区(3)和第一导电类型半导体柱区(4)，第一导电类型半导体柱区(4)位于第二导电类型半导体柱区(3)的两侧，且所述第二导电类型半导体柱区(3)位于槽型栅电极(5)的正下方，所述第二导电类型半导体柱区(3)的横向宽度不超过槽型栅电极(5)的横向宽度，其特征在于：所述第一导电类型半导体柱区(4)中具有窄禁带第一导电类型半导体区(41)和宽禁带第一导电类型半导体区(42)，所述宽禁带第一导电类型半导体区(42)位于第二导电类型半导体体区(8)的下表面与第二导电类型半导体柱区(3)之间，且宽禁带第一导电类型半导体区(42)的横向宽度不小于重掺杂第一导电类型半导体源区(7)的横向宽度，宽禁带第一导电类型半导体区(42)的一个侧面与底面和窄禁带第一导电类型半导体区(41)接触。
2.根据权利要求1所述的一种槽栅超结器件，其特征在于：所述窄禁带第一导电类型半导体区(41)和宽禁带第一导电类型半导体区(42)具有相同的掺杂浓度。
3.根据权利要求1所述的一种槽栅超结器件，其特征在于：所述窄禁带第一导电类型半导体区(41)的禁带宽度Eg1小于宽禁带第一导电类型半导体区(42)的禁带宽度Eg2。
4.根据权利要求1所述的一种槽栅超结器件，其特征在于：所述窄禁带第一导电类型半导体区(41)采用的材料为砷化铟或锑化镓，所述宽禁带第一导电类型半导体区(42)采用的材料为氮化镓或碳化硅。
5.根据权利要求1所述的一种槽栅超结器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
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