CN108648780B - 一种存储器测试***、方法及存储介质 - Google Patents

Abstract

本发明一种存储器测试***、方法及存储介质，该***包括上位计算机、配置存储器、待测存储器、主控FPGA和验证FPGA。上位计算机通过对主控FPGA发送命令，实现对待测存储器的选择、配置、擦除操作；主控FPGA按照上位计算机命令要求，通过FPGA的内部选择逻辑，将待测存储器与串口、验证FPGA连接，并接收验证FPGA的配置完成管脚DONE信号的电平，对验证FPGA进行复位操作；配置存储器用于对主控FPGA进行配置。本发明可以满足用于FPGA配置的存储器电路在低温环境下长时间保温的测试要求，解决自动测试设备存在时间限制的问题。提高配置存储器在较长时间保持低温测试条件下的测试效率和准确性。

Description

一种存储器测试***、方法及存储介质

技术领域

本发明涉及一种用于SRAM型FPGA配置的存储器电路的测试***及其实现方法，特别是用于存储器电路在低温环境下的测试，属于集成电路技术领域。

背景技术

SRAM型FPGA是通过遍布FPGA电路的SRAM配置位决定其具体的功能，这些配置位的码流集合即被称为码流(bitstream)。用于SRAM型FPGA配置的存储器电路是一种可反复擦写、非易失的在线可编程存储器电路，可将FPGA配置码流存储至其中，用来实现对FPGA电路的功能配置。在应用***中一般与FPGA配套使用。

用于SRAM型FPGA配置的存储器电路的存储体由多块Flash模块构成Flash阵列。控制和JTAG接口电路实现支持IEEE 1149.1协议的软件通信。串并接口控制电路发送信号，完成数据并串转换。Flash控制电路发送控制信号来实现对Flash的配置、擦除、回读、及数据读取控制功能。Flash存储单元在编程前后表现为阈值变化，编程前阈值较低，在加电压后能够检测到开启电流，经过电流放大比较器后可判断出存储值为“1”。编程后阈值较高，在加电压后仍然不能开启，漏电流非常小，经过电流放大比较器后可判断出存储值为“0”。读出电流放大比较器电路工作时需要一个参考电流，通过比较Flash单元读出电流与参考电流，判断存储值是否为“1”。参考电流的生成需要一个启动电路，如果启动电路不能正常启动就不能提供稳定的参考电流。启动电路的参考电流容易受到工艺偏差和温度的影响，若出现异常会导致读出结果出现错误。这种读出故障一般发生在低温环境(0℃以下)且时间越长、温度越低发生的概率越大。因此，对FPGA配置用存储器电路进行测试，需确保在低温下开展且有一定的低温保持时间要求。

基于FLASH的存储器测试一般需要多种图形的配合，包括如全0向量、全1向量、棋盘格向量等。FLASH的擦除和写入一般需要消耗大量的时间，同时，为了模拟串行FPGA配置过程，串行读出也需要耗费较长时间。而大部分测试设备本身不具备保持低温的能力，只能对电路从温箱中取出进行测试，导致实际测试温度与测试要求不符，无法测试筛除具有上述缺陷的存储器电路。

发明内容

本发明解决的技术问题是：克服现有测试技术低温测试时间不足的问题，提供一种存储器测试***、方法及存储介质，本发明***能够实现FPGA配置存储器在低温环境下的高覆盖率测试，解决自动测试设备的保温时间不足的问题，提高FPGA配置存储器电路在低温测试中的测试准确性和测试效率。

本发明的技术方案是：一种用于SRAM型FPGA配置的存储器测试***，包括上位计算机、配置存储器、主控FPGA和验证FPGA；

上位计算机使用串口与主控FPGA进行通信，通过对主控FPGA发送命令，实现对待测存储器的选择、配置、擦除操作；

主控FPGA按照上位计算机命令要求，通过FPGA的内部选择逻辑，将待测存储器与串口、验证FPGA连接，并接收验证FPGA的配置完成管脚DONE信号的电平，对验证FPGA进行复位操作；

配置存储器用于对主控FPGA进行配置；

采用JTAG方式通过JTAG端口将配置文件配置至配置存储器中。

所述上位计算机通过串口与主控FPGA的通用I/O连接；待测存储器的第配置数据位管脚D、配置时钟管脚CLK、片选管脚CE、输出使能管脚OE、初始化配置管脚CF、JTAG输入管脚TDI、JTAG时钟管脚TCK、JTAG输出管脚、JTAG模式选择管脚TMS分别与主控FPGA的通用I/O管脚连接；验证FPGA的复位管脚PROG_B，配置完成管脚DONE，初始化完成管脚INIT，并行配置数据管脚D0-D7与主控FPGA的通用I/O管脚连接；验证FPGA的全局时钟管脚GCLK1与主控FPGA的全局时钟管脚GCLK1连接，配置时钟管脚CCLK与主控FPGA的全局时钟管脚GCLK2连接。

一种根据上述的测试***进行测试的方法，步骤如下：

(1)、测试开始，对配置存储器进行配置并进行***自检；

具体实现方式如下：***正常上电后。若***为首次使用，需通过上位计算机，使用存储器专用配置软件，利用专用配置器，通过JTAG端口对配置存储器进行配置操作。若非首次使用，可略过此步骤。上电完成后，***进入自检状态，若自检失败，上位机反馈错误消息，测试停止。若自检成功后可开始***测试。使用外部上位计算机通过串口向主控FPGA发送8位二进制配置命令。

(2)、主控FPGA与指定待测存储器形成通信。

具体实现方式如下：主控FPGA按照8位二进制配置命令要求，对命令所指定的待测存储器的TCK、TDI、TMS和TDO管脚通过主控FPGA内部布线连接，与串口形成通信。8位二进制命令的具体格式为：第4-8位二进制数字指定需进行操作的待测存储器编号，该编号以存储器测试***摆放的位置进行划分，以00001作为初始编号，以增量为1的方式对不同位置的待测存储器进行编号。1-3位二进制数字指定所选择待测存储器进行的操作，其中001表示存储器配置操作，010表示存储器测试操作，100表示存储器擦除操作。此步骤中所发送的命令以00001001作为初始命令，对不同存储器进行配置时，仅需修改命令中4-8位的待测存储器编号即可。

(3)、使用专用配置软件对指定待测存储器进行配置。

具体实现方式如下：上位计算机调用存储器专用配置软件，通过串口对配置命令选择的待测试存储器的TCK、TDI、TMS、TDO管脚进行通信，采用JTAG配置方式，实现对待测存储器的配置操作。

(4)、将所有待测存储器逐一进行配置。

具体实现方式如下：反复执行(2)和(3)的步骤，按照存储器所处的不同位置，发送8位二进制配置命令，使用专用配置存储器逐一对指定的待测存储器进行配置。直到将测试***中所有测试夹具内的待测试存储器电路配置完成。

(5)、对待测存储器进行测试。

具体实现方式如下：上位计算机发送8位二进制存储器测试命令。此步骤中所发送的命令以00001010作为初始命令，对不同存储器进行测试时，仅需修改命令中4-8位的待测存储器编号即可。主控FPGA按照8位二进制测试命令要求，对命令所指定的测试存储器的配置管脚通过主控FPGA的内部布线与验证FPGA的配置管脚连接。待测存储器按照主串配置模式，自动对验证FPGA进行配置。

(6)、收集待测存储器测试结果。

具体实现方式如下：验证FPGA配置完成后，将验证FPGA的DONE管脚电平发送给主控FPGA中，主控FPGA通过串口传送至上位计算机中。上位计算机软件根据DONE信号的电平值，判断并显示存储器的测试结果。

(7)、待测存储器测试完成，复位验证FPGA。

具体实现方式如下：主控FPGA对验证FPGA的INIT和PROG_B管脚按照先后顺序分别进行管脚电平拉低操作，保持一段时间后，先后将INT和PROG_B管脚进行拉高操作，使验证FPGA进行复位，便于其余待测试的存储器对其进行配置。

(8)、将所有待测存储器逐一进行测试。

具体实现方式如下：反复执行(6)、(7)和(8)的步骤，按照存储器所处的不同位置，发送8位二进制测试命令，使用专用配置存储器逐一对指定的待测存储器进行配置。直到将测试***中所有测试夹具内的待测试存储器器件测试完成。

(9)、擦除所有测试存储器，

具体实现方式如下：所有存储器测试完成后，上位计算机向主控FPGA发送8位二进制擦除命令。通过串口对擦除命令选择的待测试存储器的TCK、TDI、TMS、TDO管脚进行通信，上位计算机调用存储器专用配置软件实现擦除操作。对所有测试的存储器依次进行擦除操作。此步骤中所发送的擦除命令以00001100作为初始命令，对不同存储器进行擦除时，仅需修改命令中4-8位的待测存储器编号即可所有存储器擦除完成后，测试结束。

一种存储介质，用于存储步骤(1)-步骤(9)所述的方法。

本发明与现有技术相比具有如下有益效果：

(1)、本发明针对存储器的低温测试问题，通过使用上位计算机和FPGA，构建了一种可用于低温环境下长时间测试的测试***。该套测试***可使存储器直接处在低温环境下进行测试，满足测试条件中所规定的存储器在低温测试环境下的测试要求。消除由于自动测试设备本身的局限性，导致仅可在常温环境下测试时温度差异所带来的测试误测问题，提高存储器电路在低温测试中的测试精确度，解决了存储器在低温环境下的直接测试问题。

(2)、本发明的测试***可包含多个待测器件，可由软件控制切换待测器件，对指定待测存储器逐一进行测试，并对测试结果按照所指定的路径自动进行保存，实现了存储器的批量自动化测试。存储器的整个测试过程无需测试人员监控，减少了人力测试成本。

(3)、本发明的测试***，通过采用JTAG配置模式和主串配置模式分别对存储器进行配置和测试。此两种配置模式均为用于SRAM型FPGA配置的存储器电路的主要配置模式，因此本发明的测试***可适用于具备此两种配置模式的多种型号存储器中，具有存储器测试范围广、测试通用性强的优点。

(4)、本发明的测试***，通过判断FPGA配置是否成功验证存储器的功能。与自动测试仪采用对多管脚发送激励、接收响应并作对比的方式相比，大大简化了存储器内部存储内容读取的测试过程，降低了测试开发难度。

附图说明

图1为本发明的***整体框图。

图2为本发明的具体实例框图。

图3为本发明的具体实例中主控FPGA电路与配置存储器电路连接示意图。

图4为本发明的具体实例中主控FPGA电路与待测存储器电路连接示意图。

图5为本发明的具体实例中主控FPGA电路与验证FPGA电路连接示意图。

图6为本发明的测试***的测试流程。

具体实施方式

整个测试***框架如图1所示，由上位计算机101、通信串口102、***主控FPGA103、验证FPGA104、配置存储器105、JTAG端口106和待测存储器107108109组成。其中，上位计算机通过串口102向主控FPGA103发送控制命令对主控FPGA103进行操作。主控FPGA按照命令要求，控制待测存储器与上位计算机101和验证FPGA104之间进行配置、擦除、测试操作，并将存储器测试结果反馈给上位计算机101。验证FPGA104通过待测存储器107108109对其进行配置，通过配置结果验证存储器的功能是否正常。配置存储器105用于***上电后，通过JTAG端口，采用JTAG方式自动对主控FPGA103进行配置，使其具备控制功能。

下面以具体实例对本发明做进一步的详细描述：

如图2所示，具体实例中，使用Xilinx公司的FPGA和存储器电路作为实例元件。其中，XCF32P205作为配置存储器，XC2V3000203作为主控FPGA，XC2V1000204电路作为验证FPGA。XC18V04207208作为待测试存储器。

如图3所示为具体实例中XCF32P205和XC2V3000203的连接示意图。其中，XCF32P205的JTAG时钟管脚TCK与XC2V3000203的JTAG时钟管脚TCK连接，XCF32P205的JTAG输出管脚TDO与XC2V3000203的JTAG输入管脚TDI连接，XCF32P205的JTAG模式选择管脚TMS与XC2V3000203的JTAG模式选择管脚TMS连接。XCF32P205的JTAG输入管脚TDI管脚，时钟管脚TCK、输出管脚TDO、模式选择管脚TMS均以排针的方式呈现在***板的表面。使用上位计算机201，利用专用配置器通过排针将XC2V3000203的配置文件配置至XCF32P205中。XCF32P205的输出使能管脚OE与XC2V3000203的初始化完成管脚INIT_B连接。XCF32P205的片选管脚CE与XC2V3000203的配置完成管脚DONE连接。配置存储器205的时钟管脚与XC2V3000的配置时钟管脚CCLK连接。XCF32P205的初始化配置管脚CF与XC2V3000的复位管脚PROG_B连接。XCF32P205的配置数据位管脚D0、D1、D2、D3、D4、D5、D6、D7分别依次与XC2V3000的配置数据位管脚D0、D1、D2、D3、D4、D5、D6、D7连接。在使用iMPACT烧写软件对XCF32P205成功进行配置后，***正常上电，XCF32P205自动会按照主串配置模式，通过D0管脚向XC2V3000203发送配置数据，完成对XC2V3000203的配置，使其实现主控FPGA的控制功能。

如图4所示为具体实例中XC2V3000203和XC18V04207208的连接示意图。XC18V04207208的第0配置数据位管脚D0、配置时钟管脚CLK、片选管脚CE、输出使能管脚OE、初始化配置管脚CF、JTAG输入管脚TDI、JTAG时钟管脚TCK、JTAG输出管脚、JTAG模式选择管脚TMS分别与XC2V3000203的通用I/O管脚连接。

在***应用时，XC2V3000203按照上位计算机101发送的命令，使用XC2V3000203的内部选择逻辑，通过通用IO管脚与选中的XC18V04207208的控制管脚进行信号交互。实现对XC18V04207208的配置和测试。对XC18V04207208的配置，采用上位机调用iMPACT烧写软件，控制与XC18V04207208的JTAG配置管脚的相连接的XC2V3000203的通用I/O管脚，使用JTAG方式进行存储器配置。对XC18V04207208的测试，XC2V3000203按照上位机命令要求，将所选择的待测试存储器的D0管脚、CLK管脚、CE管脚、OE管脚、CF管脚通过通用I/O管脚与XC2V1000204的D0管脚、GCLK管脚、DONE管脚、INIT管脚、PROG_B管脚连接。使用主串配置模式对XC2V1000204进行配置测试。测试完毕后，对XC18V04207208进行擦写操作。上位计算机101调用iMPACT软件，通过串口，与XC18V04207208的JTAG配置管脚连接的通用I/O管脚进行信号交互，完成XC18V04207208的擦写操作。主控FPGA的通用I/O管脚数量限值了待测试存储器的数量，可根据存储器的批量生产数量，根据FPGA的管脚数量灵活选择适合的SRAM型主控FPGA。

如图5所示为具体实例中XC2V3000203与XC2V1000204的连接示意图。XC2V1000204的复位管脚PROG_B，配置完成管脚DONE，初始化完成管脚INIT，并行配置数据管脚D0-D7与XC2V3000203的通用I/O管脚连接。XC2V1000204的全局时钟管脚GCLK1与XC2V3000203的全局时钟管脚GCLK1连接，配置时钟管脚CCLK与XC2V3000203的GCLK2连接。XC2V1000204的主要作用是测试存储器测试对其进行配置，通过XC2V1000204的配置结果判断存储器的配置功能是否正常。对XC2V1000204的配置，XC2V3000203按照上位机的命令要求，将XC2V1000204的D0管脚、GCLK管脚、DONE管脚、INIT管脚、PROG_B管脚通过通用I/O管脚，与测试存储器的D0管脚、CLK管脚、CE管脚、OE管脚、CF管脚连接。待测试存储器采用主串配置模式，自动对XC2V1000204进行配置。配置完成后，若配置成功，XC2V1000204的配置完成管脚DONE变为高电平，若配置失效，XC2V1000204的配置完成管脚DONE变为低电平。配置结果会通过XC2V3000203，利用串口反馈给上位计算机101，上位计算机101会对此结果进行记录和保存。测试结果反馈完成，对XC2V1000204进行复位操作，便于待测存储器对其进行配置。XC2V3000203利用通用I/O控制XC2V1000204的复位配置管脚PROG_B和配置初始化管脚INIT。先后将PROG_B管脚和INIT管脚拉至低电平，持续一段时间后，先后将PROG_B管脚和INIT管脚拉至高电平，实现对XC2V1000204的复位操作。

本***的具体实例的测试流程如图6所示。外部电源为本***供电，***正常上电301后进入自检状态，若自检失败，上位计算机反馈错误消息。检测正常后可开始***测试。测试开始，上位计算机101通过串口发送8位二进制命令302。XC2V3000203按照8位二进制命令要求，通过内部逻辑选中与其通用I/O所连接的待测试XC18V04303。上位机调用iMPACT配置软件，通过串口与待测试XC18V04207208的JTAG配置管脚的信号传输完成配置304。配置完成后，iMPACT软件会将配置结果反馈给上位机软件101中，判断BQ18V04207208是否成功完成配置305。若配置失败，***则会记录失效结果。***按照测试要求继续选择其他待测试XC18V04，发送配置命令进行配置。按照302到305步骤将所有待测试XC18V04207208进行配置。

开始进行存储器测试。上位机发送8位二进制测试命令306，通过串口至XC2V3000203中。XC2V3000203按照命令要求，将待测试XC18V04207208通过内部逻辑与XC2V1000204的主串配置管脚连接307。XC18V04207208会自动按照主串配置模式对XC2V1000204进行配置。XC2V1000204配置完成后，会将配置完成管脚DONE的电平反馈至XC2V3000203中308。若XC2V1000204配置成功，配置完成管脚DONE将呈现高电平状态。若XC2V1000204配置失败，配置完成管脚DONE将呈现低电平状态。XC2V3000203通过串口将XC2V1000204配置结果反馈至上位计算机中309，上位计算机记录存储器的测试结果。XC2V3000203通过对XC2V1000204的PROG管脚和INIT管脚的操作，将XC2V1000204进行复位310，便于其他待测XC18V04对其进行配置。此后，反复执行步骤306到步骤310，将所有XC18V04进行测试。

所有存储器测试完成后，上位计算机101将记录测试结果312，并发送8位二进制擦除命令，调用存储器专用配置软件，将所有测试存储器207208进行擦除操作313。擦除完毕后，测试流程结束。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (9)

1.一种用于SRAM型FPGA配置的存储器测试***，其特征在于：包括上位计算机(101)、配置存储器(105)、主控FPGA(103)和验证FPGA(104)；上位计算机(101)通过串口(102)完成与主控FPGA(103)的通信；主控FPGA(103)按照上位计算机(101)命令要求，通过FPGA的内部选择逻辑，将待测存储器与串口(102)、验证FPGA(104)连接，并接收验证FPGA(104)的配置完成管脚DONE信号的电平，对验证FPGA(104)进行复位操作；配置存储器(105)用于对主控FPGA(103)进行配置；

所述上位计算机(101)通过串口(102)与主控FPGA(103)的通用I/O连接；待测存储器的第0配置数据位管脚D0、配置时钟管脚CLK、片选管脚CE、输出使能管脚OE、初始化配置管脚CF、JTAG输入管脚TDI、JTAG时钟管脚TCK、JTAG输出管脚、JTAG模式选择管脚TMS分别与主控FPGA(103)的通用I/O管脚连接；验证FPGA(104)的复位管脚PROG_B，配置完成管脚DONE，初始化完成管脚INIT，并行配置数据管脚D0-D7与主控FPGA(103)的通用I/O管脚连接；验证FPGA(104)的全局时钟管脚GCLK1与主控FPGA(103)的全局时钟管脚GCLK1连接，配置时钟管脚CCLK与主控FPGA(103)的全局时钟管脚GCLK2连接。

2.一种利用权利要求1所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于步骤如下：

(1)测试开始，对配置存储器(105)进行配置并进行***自检；

(2)主控FPGA(103)与指定待测存储器建立通信；

(3)将所有待测存储器逐一进行配置；

(4)将所有待测存储器逐一进行测试；

(5)收集待测存储器测试结果；

(6)待测存储器测试完成，复位验证FPGA；

(7)擦除所有测试存储器。

3.根据权利要求2所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于：所述步骤(1)的具体方法为：

***正常上电后，若***为首次使用，需通过上位计算机(101)对配置存储器(105)进行配置操作；上电完成后，***进入自检状态，若自检失败，上位机反馈错误消息，测试停止；若自检成功后可开始***测试；使用上位计算机(101)通过串口(102)向主控FPGA(103)发送8位二进制配置命令。

4.根据权利要求3所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于：所述步骤(2)的具体方法为：

主控FPGA(103)按照8位二进制配置命令要求，对命令所指定的待测存储器的TCK、TDI、TMS和TDO管脚通过主控FPGA(103)内部布线连接，与串口形成通信。

5.根据权利要求2所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于：所述步骤(4)的具体方法为：上位计算机(101)发送8位二进制存储器测试命令，主控FPGA(103)按照8位二进制测试命令要求，对命令所指定的测试存储器的配置管脚通过主控FPGA(103)的内部布线与验证FPGA(104)的配置管脚连接；待测存储器按照主串配置模式，对验证FPGA(104)进行配置。

6.根据权利要求2所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于：所述步骤(4)的具体方法为：将验证FPGA(104)的DONE管脚电平发送给主控FPGA(103)，主控FPGA(103)通过串口(102)传送至上位计算机(101)中；上位计算机(101)根据DONE信号的电平值，判断并显示存储器的测试结果。

7.根据权利要求2所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于：所述步骤(7)的具体方法为：所有存储器测试完成后，上位计算机(101)向主控FPGA(103)发送8位二进制擦除命令；通过串口(102)对擦除命令选择的待测试存储器的TCK、TDI、TMS、TDO管脚进行通信，上位计算机调用存储器专用配置软件实现擦除操作；对所有测试的存储器依次进行擦除操作。

8.根据权利要求3所述的一种用于SRAM型FPGA配置的存储器测试***进行测试的方法，其特征在于：所述8位二进制配置命令的具体格式为：第4-8位二进制数字指定需进行操作的待测存储器编号，该编号以存储器测试***摆放的位置进行划分，以00001作为初始编号，以增量为1的方式对不同位置的待测存储器进行编号；1-3位二进制数字指定所选择待测存储器进行的操作，其中001表示存储器配置操作，010表示存储器测试操作，100表示存储器擦除操作。

9.一种存储介质，其特征在于：用于存储权利要求2中步骤(1)-步骤(7)所述的方法。

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