CN108336131B - 垂直双扩散金属-氧化物半导体晶体管及其制作方法 - Google Patents
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Abstract
本发明提供了一种垂直双扩散金属‑氧化物半导体晶体管及其制作方法，涉及半导体芯片技术领域，包括：N型衬底、N+区、P‑体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；栅极氧化层覆盖于N+源区、N+区、P‑体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层，其中，N+区的中央区的上表面高于P‑体区的上表面，N+区的侧边区的上表面高于PN交替超结区的上表面；PN交替超结区由P+层与N+层横向间隔交替排列，该技术方案缓解了现有技术存在的耐压性能差、电容电阻高的技术问题，提高了器件的耐压能力，提高了饱和电流，大幅降低了器件栅极氧化层电容。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其是涉及一种垂直双扩散金属-氧化物半导体晶体管及其制作方法。
背景技术
垂直双扩散金属-氧化物半导体晶体管兼有双极晶体管和普通MOS器件的优点，无论开关应用还是线性应用，VDMOS都是理想的功率器件。VDMOS主要用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。VDMOS分为增强型VDMOS和耗尽型VDMOS。随着半导体设计领域以及半导体工艺领域的发展，目前的VDMOS器件已经向着低成本，高性能领域发展，更高的性能与更低的成本意味着更为广泛的市场应用。在实现本发明过程中，发明人发现现有技术中至少存在如下问题：目前广泛存在的电子材料，尤其半导体材料，为了保证器件具有稳定的耐压性能，其结构中的栅极氧化层往往具有较高的电容，严重影响了器件的导通性能，阻碍了其在领域内的发展，因此，现有技术存在耐压性能差、电容电阻高的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种垂直双扩散金属-氧化物半导体晶体管及其制作方法，以缓解现有技术存在的耐压性能差、电容电阻高的技术问题。
第一方面，本发明实施例提供了一种垂直双扩散金属-氧化物半导体晶体管，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；
N+区为由中央区、底边区和侧边区组成的电子漂移区；
N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均设置有介质层隔离；
其中，N+区的中央区的上表面高于P-体区的上表面，N+区的侧边区的上表面高于PN交替超结区的上表面；
PN交替超结区由P+层与N+层纵向间隔交替排列，且PN交替超结区的上下表面均为P+层。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，PN交替超结区由三层P+层与两层N+层纵向间隔交替排列，且上下表面均为P+层；
P+层由上到下分别为第一P+层、第二P+层和第三P+层，N+层分别为第一N+层和第二N+层，第一N+层位于第一P+层与第二P+层之间，第二N+层位于第二P+层与第三P+层之间。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，第一N+层和第二N+层的掺杂剂量均为2E15。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，与N+区的中央区相接触的栅极氧化层的中部的层厚度大于栅极氧化层的两翼的层厚度。。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，PN交替超结区的截面宽度为5～10μm。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，PN交替超结区中每层P+层或N+层的厚度为2～3μm。
第二方面，本发明实施例提供了一种垂直双扩散金属-氧化物半导体晶体管的制作方法，包括：
提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成由P+层与N+层横向间隔交替排列的多层外延层，且多层外延层的上下表面均为P+层；
在多层外延层的中央形成沟槽，沟槽的底部延伸至N+外延层的上表面，沟槽的两侧形成PN交替超结区；
在沟槽中形成P-外延层，外延后进行表面平坦化；
在P-外延层和PN交替超结区的上表面淀积一层掩膜，且掩膜的宽度小于P-外延层和PN交替超结区的总宽度，掩膜的中央开设有凹槽，凹槽的底部延伸至P-外延层的上表面；
对凹槽继续进行刻蚀形成深沟槽，深沟槽的底部延伸至N+外延层的上表面，并沿掩膜的两端向PN交替超结区进行刻蚀形成侧边槽，侧边槽的底部至N+外延层的上表面；
对深沟槽和侧边槽通过热驱注入N型离子，通过湿法工艺去除掩膜，N+外延层、深沟槽和侧边槽形成N+区；
在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层；
在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区；
在PN交替超结区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间形成介质层隔离。
本发明实施例带来了以下有益效果：本发明实施例所提供的垂直双扩散金属-氧化物半导体晶体管及其制作方法，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；N+区为由中央区、底边区和侧边区组成的电子漂移区；N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均设置有介质层隔离；其中，N+区的中央区的上表面高于P-体区的上表面，N+区的侧边区的上表面高于PN交替超结区的上表面；PN交替超结区由P+层与N+层纵向间隔交替排列，且PN交替超结区的上下表面均为P+层。该技术方案通过采用多层结构的PN交替超结区与N+区的有机配合，利用了栅极氧化时，N+区表面的氧化速率较多晶硅快的规律，提高了器件的耐压能力，提高了饱和电流，大幅降低了器件栅极氧化层电容，改善器件性能的同时减小了器件的结构体积，降低了器件的生产成本，进而缓解了现有技术存在的耐压性能差、电容电阻高的技术问题。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的剖视图；
图2为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的俯视图；
图3为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法的流程图；
图4为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S1的产品示意图；
图5为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S2的产品示意图；
图6为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S3的产品示意图；
图7为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S4的产品示意图；
图8为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S5的产品示意图；
图9为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S6的产品示意图；
图10为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S7的产品示意图；
图11为本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S8的产品示意图。
图标：
1-N+区；2a-第一P+层；2b-第二P+层；2c-第三P+层；3a-第一N+层；3b-第二N+层；4-N+源区；5-P-体区；6-多晶硅栅极；7-栅极氧化层；8-介质层隔离；9-器件源极金属；10-器件漏极金属。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，广泛存在的电子材料，尤其半导体材料，为了保证器件具有稳定的耐压性能，其结构中的栅极氧化层往往具有较高的电容，严重影响了器件的导通性能，阻碍了其在领域内的发展，基于此，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管及其制作方法，可以提高器件的耐压能力，提高饱和电流，降低器件栅极氧化层电容。
实施例一：
参见图1和图2，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的剖视图和俯视图。本发明实施例提供的一种垂直双扩散金属-氧化物半导体晶体管，包括：N型衬底、N+区1、P-体区5、PN交替超结区、N+源区4、栅极氧化层7、多晶硅栅极6、介质层隔离8、器件源极金属9和器件漏极金属10。其中，N+区为由中央区、底边区和侧边区组成的电子漂移区。侧边区的横断面为“口”字型，中央区的横断面为“一”字型，位于侧边区的中央，底边区为正方形，位于器件底部。N+区的底边区为高掺杂的外延层，侧边区为纵向的由注入及扩散形成的N+区，进一步的，底边区的外延层浓度可以高于纵向的注入扩散形成的侧边区。该技术方案将漏极与源极之间间隔的外延层内部引入高掺杂的N+区，降低了外延层的电阻率，进而减小了VDMOS器件导通电阻。
N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层，且栅极氧化层和多晶硅栅极的外边沿对齐，与传统的水平型的N+区结构相比，该结构利用了栅极氧化时，N+区表面的氧化速率较多晶硅快的规律，提高了器件的耐压能力，提高了饱和电流，大幅降低了器件栅极氧化层电容。PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均设置有介质层隔离。
半导体器件工作时，在多晶硅栅极6上施加正电压，在下方产生导电沟道，电子从N+源区4出发，流经导电沟道，被N+区1收集，最终从N+区的侧边区的器件漏极金属10流出。其中，N+区的中央区的上表面高于P-体区的上表面，N+区的侧边区的上表面高于PN交替超结区的上表面。
进一步的，PN交替超结区由P+层与N+层纵向间隔交替排列，且PN交替超结区的上下表面均为P+层。其中，P+层为P型重掺杂区域，N+层为N型重掺杂区域，当源漏间施加反向偏压，PN交替超结区全部耗尽，承担源漏间的强电场。相对传统器件，该结构不需增加终端耐压结构，大幅降低了器件面积，进而降低了器件的生产成本。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，PN交替超结区由三层P+层与两层N+层纵向间隔交替排列，且上下表面均为P+层。
P+层由上到下分别为第一P+层2a、第二P+层2b和第三P+层2c，N+层分别为第一N+层3a和第二N+层3b，第一N+层3a位于第一P+层2a与第二P+层2b之间，第二N+层3b位于第二P+层2b与第三P+层2c之间。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。其中，掺杂剂量的单位为离子个数/平方厘米。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，第一N+层和第二N+层的掺杂剂量均为2E15。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，N+区采用由TBI材料聚合的PTBI2T电子漂移层。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，与N+区的中央区相接触的栅极氧化层的中部的层厚度大于栅极氧化层的两翼的层厚度。由于N+区表面为重掺杂，因此，在N+区表面生长的氧化层较厚，从而降低了器件的栅极氧化层电容，提高了饱和电流。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，PN交替超结区的截面宽度为5～10μm。
进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，PN交替超结区中每层P+层或N+层的厚度为2～3μm。
本发明实施例所提供的垂直双扩散金属-氧化物半导体晶体管，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；N+区为由中央区、底边区和侧边区组成的电子漂移区；N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均设置有介质层隔离；其中，N+区的中央区的上表面高于P-体区的上表面，N+区的侧边区的上表面高于PN交替超结区的上表面；PN交替超结区由P+层与N+层纵向间隔交替排列，且PN交替超结区的上下表面均为P+层。该技术方案通过采用多层结构的PN交替超结区与N+区的有机配合，利用了栅极氧化时，N+区表面的氧化速率较多晶硅快的规律，提高了器件的耐压能力，提高了饱和电流，大幅降低了器件栅极氧化层电容，改善器件性能的同时减小了器件的结构体积，降低了器件的生产成本，进而缓解了现有技术存在的耐压性能差、电容电阻高的技术问题。
实施例二：
参见图3，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法的流程图。本发明实施例提供的一种垂直双扩散金属-氧化物半导体晶体管的制作方法，包括：
步骤S1：提供N型衬底(图中未示出)，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成由P+层与N+层纵向间隔交替排列的多层外延层，且多层外延层的上下表面均为P+层。参见图4，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S1的产品示意图。
步骤S2：在多层外延层的中央形成沟槽，沟槽的底部延伸至N+外延层的上表面，沟槽的两侧形成PN交替超结区。参见图5，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S2的产品示意图。PN交替超结区由三层P+层与两层N+层纵向间隔交替排列，且上下表面均为P+层。P+层由上到下分别为第一P+层、第二P+层和第三P+层，N+层分别为第一N+层和第二N+层，第一N+层位于第一P+层与第二P+层之间，第二N+层位于第二P+层与第三P+层之间。第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。第一N+层和第二N+层的掺杂剂量均为2E15。PN交替超结区的截面宽度为5～10μm。PN交替超结区中每层P+层或N+层的厚度为2～3μm。其中，掺杂剂量的单位为离子个数/平方厘米。其中，P+层为P型重掺杂区域，N+层为N型重掺杂区域，当源漏间施加反向偏压，PN交替超结区全部耗尽，承担源漏间的强电场。相对传统器件，该结构不需增加终端耐压结构，大幅降低了器件面积，进而降低了器件的生产成本。
步骤S3：在沟槽中形成P-外延层，外延后进行表面平坦化。参见图6，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S3的产品示意图。
步骤S4：在P-外延层和PN交替超结区的上表面淀积一层掩膜，且掩膜的宽度小于P-外延层和PN交替超结区的总宽度，掩膜的中央开设有凹槽，凹槽的底部延伸至P-外延层的上表面。参见图7，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S4的产品示意图。
步骤S5：对凹槽继续进行刻蚀形成深沟槽，深沟槽的底部延伸至N+外延层的上表面，并沿掩膜的两端向PN交替超结区进行刻蚀形成侧边槽，侧边槽的底部至N+外延层的上表面。参见图8，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S5的产品示意图。
步骤S6：对深沟槽和侧边槽通过热驱注入N型离子，通过湿法工艺去除掩膜，N+外延层、深沟槽和侧边槽形成N+区。其中，N+区为由中央区、底边区和侧边区组成的电子漂移区，N+区的中央区两侧与PN交替超结区之间为P-体区，且N+区的中央区的上表面高于P-体区的上表面，N+区的侧边区的上表面高于PN交替超结区的上表面。参见图9，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S6的产品示意图。进一步的，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm。本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管中，N+区采用由TBI材料聚合的PTBI2T电子漂移层。N+区的底边区为高掺杂的外延层，侧边区为纵向的由注入及扩散形成的N+区，进一步的，底边区的外延层浓度可以高于纵向的注入扩散形成的侧边区。该技术方案将漏极与源极之间间隔的外延层内部引入高掺杂的N+区，降低了外延层的电阻率，进而减小了VDMOS器件导通电阻。
步骤S7：在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层，且栅极氧化层和多晶硅栅极的外边沿对齐。进一步的，与N+区的中央区相接触的栅极氧化层的中部的层厚度大于栅极氧化层的两翼的层厚度。由于N+区表面为重掺杂，因此，在N+区表面生长的氧化层较厚，与传统的水平型的N+区结构相比，该结构利用了栅极氧化时，N+区表面的氧化速率较多晶硅快的规律，提高了器件的耐压能力，提高了饱和电流，大幅降低了器件栅极氧化层电容。参见图10，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S7的产品示意图。
步骤S8：在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区。参见图11，本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的制作方法中，步骤S8的产品示意图。
步骤S9：在PN交替超结区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间形成介质层隔离，即为图1本发明实施例提供的垂直双扩散金属-氧化物半导体晶体管的剖视图中的产品。半导体器件工作时，在多晶硅栅极上施加正电压，在下方产生导电沟道，电子从N+源区出发，流经导电沟道，被N+区收集，最终从N+区的侧边区的器件漏极金属流出。
本发明实施例所提供的垂直双扩散金属-氧化物半导体晶体管的制作方法，包括：提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成由P+层与N+层纵向间隔交替排列的多层外延层，在多层外延层的中央形成沟槽，沟槽的底部延伸至N+外延层的上表面，沟槽的两侧形成PN交替超结区；在沟槽中形成P-外延层，在P-外延层和PN交替超结区的上表面淀积一层掩膜，掩膜的中央开设有凹槽，凹槽的底部延伸至P-外延层的上表面；对凹槽继续进行刻蚀形成深沟槽，并沿掩膜的两端向PN交替超结区进行刻蚀形成侧边槽，对深沟槽和侧边槽通过热驱注入N型离子，通过湿法工艺去除掩膜，N+外延层、深沟槽和侧边槽形成N+区；在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极，栅极氧化层和多晶硅栅极为“凸”型层；在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区；在PN交替超结区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间形成介质层隔离。该技术方案通过采用多层结构的PN交替超结区与N+区的有机配合，利用了栅极氧化时，N+区表面的氧化速率较多晶硅快的规律，提高了器件的耐压能力，提高了饱和电流，大幅降低了器件栅极氧化层电容，改善器件性能的同时减小了器件的结构体积，降低了器件的生产成本，进而缓解了现有技术存在的耐压性能差、电容电阻高的技术问题。
在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种垂直双扩散金属-氧化物半导体晶体管，其特征在于，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；
所述N+区为由中央区、底边区和侧边区组成的电子漂移区；
所述N型衬底的上方与所述N+区的底边区连接，所述N+区的内表面向中央区延伸为所述P-体区，所述PN交替超结区位于所述N+区的中央区的两侧、所述N+区的侧边区与P-体区之间，所述P-体区的上表面与所述PN交替超结区相连接处设有所述N+源区，所述栅极氧化层覆盖于所述N+源区、N+区、P-体区连接处的上表面，所述栅极氧化层上方设有所述多晶硅栅极，所述栅极氧化层和多晶硅栅极为“凸”型层，所述PN交替超结区与所述N+源区连接处的上表面设置有器件源极金属，所述N+区的侧边区的上表面设有器件漏极金属，所述多晶硅栅极的上表面及其与所述器件源极金属之间、所述器件源极金属与器件漏极金属之间均设置有所述介质层隔离；
其中，所述N+区的中央区的上表面高于所述P-体区的上表面，所述N+区的侧边区的上表面高于所述PN交替超结区的上表面；
所述PN交替超结区由P+层与N+层纵向间隔交替排列，且所述PN交替超结区的上下表面均为P+层。
2.根据权利要求1所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，所述PN交替超结区由三层P+层与两层N+层纵向间隔交替排列，且上下表面均为P+层；
所述P+层由上到下分别为第一P+层、第二P+层和第三P+层，所述N+层分别为第一N+层和第二N+层，所述第一N+层位于第一P+层与第二P+层之间，所述第二N+层位于第二P+层与第三P+层之间。
3.根据权利要求2所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，所述第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，所述第一P+层掺杂剂量为4E15～5E15，所述第二P+层的掺杂剂量为3E15～4E15，所述第三P+层的掺杂剂量为2E15～3E15，其中，掺杂剂量的单位为离子个数/平方厘米。
4.根据权利要求2或3所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，所述第一N+层和第二N+层的掺杂剂量均为2E15，掺杂剂量的单位为离子个数/平方厘米。
5.根据权利要求1所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，与所述N+区的中央区相接触的栅极氧化层的中部的层厚度大于栅极氧化层的两翼的层厚度。
6.根据权利要求1所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，所述N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm，其中，掺杂剂量的单位为离子个数/平方厘米。
7.根据权利要求1所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，所述PN交替超结区的截面宽度为5～10μm。
8.根据权利要求1所述的垂直双扩散金属-氧化物半导体晶体管，其特征在于，所述PN交替超结区中每层P+层或N+层的厚度为2～3μm。
9.一种垂直双扩散金属-氧化物半导体晶体管的制作方法，其特征在于，包括：
提供N型衬底，在所述N型衬底的上表面形成N+外延层，在所述N+外延层的上表面形成由P+层与N+层纵向间隔交替排列的多层外延层，且所述多层外延层的上下表面均为P+层；
在所述多层外延层的中央形成沟槽，沟槽的底部延伸至N+外延层的上表面，沟槽的两侧形成PN交替超结区；
在所述沟槽中形成P-外延层，外延后进行表面平坦化；
在所述P-外延层和PN交替超结区的上表面淀积一层掩膜，且所述掩膜的宽度小于所述P-外延层和PN交替超结区的总宽度，所述掩膜的中央开设有凹槽，凹槽的底部延伸至所述P-外延层的上表面；
对所述凹槽继续进行刻蚀形成深沟槽，深沟槽的底部延伸至N+外延层的上表面，并沿所述掩膜的两端向PN交替超结区进行刻蚀形成侧边槽，侧边槽的底部至N+外延层的上表面；
对所述深沟槽和侧边槽通过热驱注入N型离子，通过湿法工艺去除所述掩膜，所述N+外延层、深沟槽和侧边槽形成N+区；
在所述N+区与所述P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极，所述栅极氧化层和多晶硅栅极为“凸”型层；
在多晶硅栅极的两侧所述P-体区进行光刻注入形成N+源区；
在所述PN交替超结区与所述N+源区连接处的上表面形成器件源极金属，在所述N+区的侧边区的上表面形成器件漏极金属，在所述器件源极金属、器件漏极金属和多晶硅栅极之间形成介质层隔离。
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