CN107452674B - 集成电路中的接触件填充 - Google Patents

集成电路中的接触件填充 Download PDF

Info

Publication number
CN107452674B
CN107452674B CN201710351372.2A CN201710351372A CN107452674B CN 107452674 B CN107452674 B CN 107452674B CN 201710351372 A CN201710351372 A CN 201710351372A CN 107452674 B CN107452674 B CN 107452674B
Authority
CN
China
Prior art keywords
opening
insulating layer
layer
contact
liner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710351372.2A
Other languages
English (en)
Other versions
CN107452674A (zh
Inventor
艾瑞·阿尔特金
R·曼古
C·D·德兰
都米葛·A·费瑞尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107452674A publication Critical patent/CN107452674A/zh
Application granted granted Critical
Publication of CN107452674B publication Critical patent/CN107452674B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及集成电路中的接触件填充，公开了一种于一集成电路中形成一电接触件以及一集成电路。于一实施例中，该集成电路包括一基板、一绝缘层、以及一金属层。通过该绝缘层形成的一开口以暴露该基板的一主动区域。该金属层于该开口的一顶端形成一尖部，使该开口的此端变窄。于实施例中，该方法包括沉积一导电层于该开口中以形成一衬垫，施加一填充材料于该开口内以保护该衬垫的一部分，移除该尖部以加宽该开口的该顶部，且该填充材料保护由这种材料所覆盖的该衬垫的该部分，从该开口移除该填充材料，重衬该开口，以及用一导电材料填充该开口以形成通过该绝缘层的一接触件。

Description

集成电路中的接触件填充
技术领域
本发明涉及通过集成电路的绝缘层形成接触件，更具体而言，本发明涉及当该绝缘层中的开口内填满金属以形成接触件时，消除接触件中空隙的扩大。
背景技术
在一典型的集成电路制造技术中，在一半导体基板上形成晶体管之后，一介电材料层用于覆盖于该晶体管的表面，以使其物理且电隔离。一旦该介电材料被沉积，则通过该介电材料向该底层半导体基板蚀刻以形成开口。导电材料被沉积到这些开口中以与该基板表面形成电性接触。这些填充了导电材料的开口被称为接触件(contact)。
当形成于该基板上的有源装置的密度增加时，该接触件的宽度减小。然而，该接触件能够延伸通过该绝缘层的厚度只能降至一定的最小厚度。一个太薄的绝缘层将导致一非常高的层间电容，这与其他可用的传导载体有关。由于尺寸持续缩小至亚微米级(submicron)以及纳米级，接触件的宽度的大小减小了但接触件的深度(通过一绝缘层)仍维持不变。因此，随着电路的封装变得更加密集，增加了接触件的长宽比(以及形成有接触件于其中的开口)。
通常使用钨的该接触件填充，随着该接触件的尺寸缩小，以及对衬垫硅化物实现低R接触而将变得更具有挑战性。主要由于形成该接触件于其中的该开口的顶面的过剩的金属，而于该接触件中形成一大的空隙(指称为一关键孔)，导致后续一钨接触至铜接触的接触件的可靠性问题及/或开口问题。
发明内容
本发明的实施例提供一种于一集成电路中形成通过一绝缘层的一电接触件的方法，以及一集成电路，该集成电路具有通过该电路的一绝缘层的一接触件。
于本发明的实施例中，该集成电路包括一基板、位于该基板上的一绝缘层、以及位于该绝缘层上的一金属层。该基板具有一有源区域，以及通过该绝缘层形成的一开口以暴露该基板的该有源区域。该开口具有邻接该有源区域的一底端以及与该有源区域隔开有该绝缘层的一厚度的一顶端。该金属层于该开口的该顶端形成一尖部导致该开口于该顶端处变窄。于本发明的实施例中，该方法包括沉积一初始导电层于该绝缘层的该开口中以形成紧靠该绝缘层的一侧壁表面以及紧靠该有源区域的一衬垫；施加一填充材料至该开口内以保护低于该尖部的一水平的该衬垫的一部分；移除该尖部以加宽该开口，且该填充材料保护其所覆盖的该衬垫的该部分；自该开口移除该填充材料以暴露该衬垫的该部分；以一另一导电层重衬(re-lining)该绝缘层中的该开口；以及用一导电材料填充该绝缘层中的该开口以形成延伸通过该绝缘层的一电性导电接触件。
于本发明的实施例中，施加该填充材料至该开口内以保护该衬垫的该部分包括填充该尖部的该水平的上方的该填充材料至该开口；以及通过蚀刻以凹陷该填充材料至低于该尖部的该水平的一水平。
于本发明的实施例中，施加该填充材料至该开口内以保护该衬垫的该部分包括以一有机平坦化底层填充物填充该开口，以及自该开口移除该填充材料以暴露该衬垫的该部分包括进行一有机底层灰化(organic underlayer ash)以移除该有机底层填充的一部分。
于本发明的实施例中，移除该填充材料的一部分包括进行一有机底层灰化以移除该有机底层填充的一部分。
于本发明的实施例中，该金属层于位于该绝缘层的该开口的该底端处的该基板的该有源区域上形成一接触元件，以及沉积一初始导电层至该接触件中包括沉积该初始导电层至该开口中以于该接触元件上形成一接触件。
于本发明的实施例中，移除该尖部以避免该开口的夹断(pinch off)，且该填充材料保护其所覆盖的该衬垫的该部分包括移除该绝缘层上的该金属层。
于本发明的实施例中，沉积一初始导电层至该绝缘层的该开口中以形成紧靠该绝缘层的一侧壁表面的一衬垫包括于该金属层的上方形成该初始导电层的一部分，以及移除该绝缘层上的该金属层包括移除该金属层上方的该初始导电层的该部分。
于本发明的实施例中，用一导电材料填充该绝缘层中的该开口包括沉积该导电材料的一部分至该绝缘层上。
于本发明的实施例中，该方法还包括移除该绝缘层上的该导电材料的该部分。
于本发明的实施例中，移除该绝缘层上的该金属层包括使用一蚀刻工艺以移除该绝缘层上包括该尖部的该金属层。
于本发明的实施例中，该初始导电层为Ti与TiN的双层，该另一导电层为Ti与TiN的双层，以及该导电材料为钨。
于本发明的实施例中，该集成电路包括具有一有源区域的一半导体基板；一绝缘层位于该基板上，并形成通过该绝缘层且位于该基板的该有源区域上方的一开口，该绝缘层的一表面定义出该接触开口；一第一导电衬垫衬于该绝缘层的该表面的一下部并包括于该基板的该有源区域的上方延伸的一底部；与该第一导电衬垫分开形成的一第二导电衬垫，其衬于该绝缘层的该表面的一上部；以及填充该绝缘层中的该开口的一导电材料，从该第一导电衬垫的该底部至该绝缘层的一顶部以形成延伸通过该绝缘层的一电性导电接触件。
于本发明的实施例中，该集成电路还包括位于该基板的该有源区域与该第一导电衬垫的该底部之间的一接触元件。
于本发明的实施例中，该第一导电衬垫与第二导电衬垫基本上是连续的。
于本发明的实施例中，该第一导电衬垫与第二导电衬垫于该绝缘层的该开口中形成一连续衬垫。
于本发明的实施例中，该第二导电衬垫延伸至该绝缘层的该顶部。
本发明的实施例包括用一平坦化材料填充该接触开口，以及凹陷该材料回至该接触开口的一定的水平，随后是一衬垫蚀刻以及有机底层灰化。其次是一个新鲜的(fresh)TiN成核层，然后是该钨沉积。
附图说明
图1为显示现有技术中，一集成电路中的部分制造的接触件的示意图。
图2为显示图1的该接触件于沉积钨以形成一关键孔于该接触件中之后的一示意图。
图3为显示图2的该接触件于该钨的上部被移除后的一示意图。
图4说明了在本发明的一实施例中形成一电接触件的过程。
图5为显示Ti与TiN的双层沉积之后，一集成电路中的一部分制造的接触件的一示意图。
图6为显示图5的该接触件于一有机底层填充之后的一示意图。
图7为显示图6的该接触件于凹陷该有机底层填充之后的示意图。
图8为显示图7的该接触件于执行Ti与TiN的双层蚀刻之后的一示意图。
图9说明了图8的该接触件于一新鲜的TiN沉积之后的示意图。
图10显示了图9的该接触件于一钨沉积以填充该接触件之后的示意图。
图11为显示图10的该接触件于移除该钨的上部之后的一示意图。
图12为比较使用各种现有技术所制造的接触件与使用本发明的各实施例制造的具有关键孔的接触件的一图表。
具体实施方式
本发明的实施例涉及在所形成的互连层与一硅基板内的有源区域之间的接触件，以及在这样的接触件(有时称之为接触孔)中形成钨塞的结构与工艺。然而，对于集成电路制造领域的技术人员而言，本发明的各个方面可用于在一集成电路中的任意两个级别之间形成接触件。例如，本发明可用于金属间接触件。
至一硅基板的接触件通常比金属至金属的接触件深得多。绝缘层，如硼磷硅玻璃(borophosphosilicate glass；BPSG)，通常是很厚的以提供如电容器及晶体管的装置的电隔离。同时，必须形成接触的有源区域伴随着新一代的半导体芯片也持续变得越来越窄。因此，硅基板的接触件的长宽比(aspect ratio)的范围大约从2:1至8:1，并预计未来一代的电路将更具有更高的长宽比。
这些基板的高长宽比接触孔通常是通过使用一CVD导电材料(例如钨)填充该绝缘层中的开口而形成。然而在填充一开口之前，至少一初始导电层通常首先沉积于该开口中以改善接触电阻或扩散阻挡质量。
图1说明了通过一半导体基板20的一绝缘层14下至一有源区域16的一开口12，称之为一接触开口。图1还显示了一金属层22以及一衬垫24。金属层22沉积于绝缘材料14上以及沉积于接触开口12中，形成一接触元件26于该接触件的底部以及该基板20的有源区域16的上方。当此金属层沉积时，该金属层于该接触开口的一顶部形成一尖部30。衬垫24覆盖接触元件26以勾勒出该接触开口12的侧壁。于该绝缘层14的上方，衬垫24同样覆盖该金属层22。
该绝缘层14(如BPSG)通常很厚以提供相关如电容器及晶体管的底层装置的电隔离。由于该接触件的高度是由相邻的单元电容器的高度所决定，因此动态随机存取存储器(dynamic random access memory；DRAM)中基板20的接触件特别的深。反之，尽管可用区域缩水，但DRAM电容器被设计为越来越高从而为单元电容器提供足够的表面积。
同时，必须形成接触的该有源区域16伴随着新一代的半导体芯片持续变得越来越窄，例如，通常限定在一存储电路的栅极电极或字线之间。因此，金属至基板接触件的长宽比大约在2:1至8:1的范围。
传统上，用利用化学气相沉积(chemical vapor deposition；CVD)所沉积的一导电栓填充通过该绝缘层的一孔洞，已形成了通过厚厚的绝缘层至硅基板的接触件。达成此目的所最常使用的材料是钨(W)，对其而言CVD方法是先进的，导致形成无关键孔的该接触件的共形沉积填充。同时，使用钨栓塞直接接触硅基板也出现了一些问题。这些问题中的大部分可以通过在沉积钨之前，于该接触开口内首先沉积一初始导电层(例如衬垫24)来解决。虽然有其他已知的适合材料，通常用于此初始导电层的材料为钛(titanium)。
钛有多种用途。例如，在硅表面的钛可以通过退火以形成一硅化物(TiSi2的计量形式)于该基板表面，以通过更好地匹配该有源区域与该钨栓塞之间的能级，以显著降低该二者之间的接触电阻。形成硅化物(成为“硅化”)的过程通过裂解天然的氧化物(SiO2)，其为在形成该接触件的该开口后自然形成于该硅表面的一绝缘体，进一步降低了接触电阻。该硅化物层同样也起到了防止该硅基板与钨之间的直接接触的作用。这是所期望的，因为钨往往会干扰晶体管与其他集成装置的电气操作。此外，由于CVD钨不能很好地附着于形成有该接触件于其中的该绝缘层(例如BPSG)，该接触件的侧壁上的钛可以提高附着力。
钛和许多其他适当的金属通常是通过物理气相沉积(physical vapordeposition；PVD)或溅射方式予以沉积。
PVD有一个自然趋向是相较于其他地方，可在形成有该接触件的该开口的拐角处更迅速的生长，在某些情况下，该钛层24导致该尖部30夹断，关闭该接触件的该开口12的嘴部。
图2及图3说明了即使在该钛24的沉积的过程中该接触开口12未完全被夹断，在后续的接触件填充步骤中该金属尖部30是存在问题的情况。图2显示了一CVD钨层32的一沉积的结果。CVD钨通常比该PVD钛24更适形。然而，即使该CVD钨层32不能通过一大的尖部30遮蔽该接触开口以完全填充该接触开口12。一大的空隙34从而形成于该栓塞中，减小了该操作电路的电流路径的有效尺寸。随着每一代新的微芯片的这种接触的长宽比不断增加，也同样增加了该接触开口的夹断的风险。
如图3所示，在该钨32与金属层22的该上部通过例如化学机械抛光(chemical-mechanical polishing；CMP)被移除后，这个空隙34可能被暴露出来。
根据本发明的实施例，图4至图11说明了形成接触件的方法，以及通过该方法形成的一接触件，其显著嫌少了接触件中关键孔的形成。
一般而言，参考图4，本发明的实施例包括该接触开口中的一初始Ti与TiN的双层沉积以形成一衬垫，该接触开口中的一有机底层沉积，一有机底层灰化以凹陷该接触开口中的该有机底层，一新鲜的TiN沉积以重衬该接触开口的该上部，以及一钨沉积以及CMP以于该接触开口中形成一导电塞。以下将针对这些方面中的每一个进行详述。
图5显示了通过一相对较厚的绝缘层102形成的一接触开口100。接触开口100向下延伸至一半导体基板104的一表面，特别是，该接触开口延伸至该基板的一有源区域106。图5同样显示了一金属层110以及一衬垫112。
应了解的是，该接触开口100一般为在该圆柱形开口的顶部呈一圆形的一圆柱形或锥形圆柱的形状。该图示显示了该接触开口100的一横截面视图，其中该背面壁从该视图中省略以简化图示。为该底层装置提供电隔离的该绝缘层102具有大约在1μm(微米)至3μm之间的一厚度。该绝缘层102可包括任何适合的介电材料，例如，包括硼磷硅玻璃(BPSG)。
金属层110沉积于绝缘材料102上以及接触开口100中，且该金属层在该接触开口100的底部(基板104的有源区域106的上方)形成一接触元件114。当金属层110沉积时，一尖部116形成于该接触开口100的一顶部。一般而言，该金属层110通过一物理气相沉积(PVD)或溅射而形成。如上所述，PVD方法特别容易形成一金属尖部116或悬于该接触开口100的该顶部。
衬垫112衬于该接触开口100的侧壁，延伸于接触元件114上，并且也延伸于该绝缘层102上方的该金属层110上。因此，该初始导电衬垫112包括一基板涂层120、一侧壁部分122与一顶层124。较佳的，该导电层112包括一金属，其在与硅发生反应时，形成一稳定的低电阻的硅化物。例举包括难溶金属，如钛、钴、钽、钼、铼及上述金属的组合。在一些实施例中，该导电层包括钛。该底层或基板涂层120可例如由至少约
Figure GDA0002524023270000071
的钛所构成，并形成于该基板表面106的上方与该接触开口100的底部。
例如，该半导体基板104可包括单晶硅。然而，半导体工艺技术领域的人员应了解，在一替换实施例中该基板可包括其他形式的包括半导体装置的有源或可操作部分的半导体层。在图5所示的实施例中，定义于该基板104中的该有源区域106位于两个栅极电极126之间。例如，这种有源区域可作为动态随机存取存储器(DRAM)芯片中的一晶体管的源极或漏极。
随着集成电路的尺寸的不断缩小，有源区域106的尺寸持续减小。因此，该接触开口100的宽度的范围大约为0.2μm至0.8μm，且该接触开口100的长宽比大约在2:1至8:1之间。
如图6所示，在本发明的实施例中，该导电层112的形成之后是一有机底层填充130。该有机底层130填充该接触开口100以及由尖部116形成的该颈部，该有机底层形成位于该金属层110上的一上层132。层132的高度通常是形成于开口100中的该接触件的两到三倍。例如，上层132可能具有大约200纳米的一厚度。该层132的厚度可为300纳米、或小于200纳米，其取决于所使用的材料的粘度以及其他特征。
请参考图7，于该有机底层填充之后，通过例如一有机底层灰化凹陷该填充物130，如图示的134处所示。于本发明的实施例中，该凹陷134应低于该尖部116，且于一些实施例中，较佳者可凹陷该填充物130至低于该最终接触件的高度，其由一化学机械抛光工艺所决定，以通过该接触开口的顶部的衬垫材料的减少而降低该接触电阻。举例而言，该填充物130可凹陷至低于该接触开口100的该顶部大约50纳米的一水平。任何适当的移除程序或技术可用于凹陷该填充物130。
该有机底层灰化之后，进行一Ti与TiN的双层蚀刻以移除剩余的有机底层填充130上方的该Ti与TiN的双层的层112的部分。此蚀刻也移除了尖部116，留下如图8所示的结构。此移除工艺可以使用任何合适的Ti与TiN的双层移除或蚀刻工艺。
请参考图8及图9，于该Ti与TiN的双层蚀刻之后，该接触开口100中的该有机底层填充130的该剩余部分被移除，以及一新鲜的TiN层136被沉积至该接触开口100中，以形成衬垫140及顶层部分142于该初始衬垫112的该剩余部分的正上方及侧上方。
可通过一RIE蚀刻工艺(例如使用N2/H2化学法的一工艺)或对于该下面的金属/堆栈具有选择性的一湿蚀刻或RIE与湿蚀刻的一组合方法蚀刻或移除该填充材料130。由于该填充材料不局限于一特定材料(较佳者为一有机平坦化层，但不限于此)，该RIE/湿蚀刻可为选择性移除该填充材料至其他已存在结构的任何合适的工艺。
在这个新鲜沉积的TiN中，衬里为该新鲜的TiN沉积的该整个开口100形成衬垫140。该新鲜的TiN层136沉积于该接触开口100内形成位于该初始衬垫112的剩余部分的上方以及紧靠该剩余部分的一较低衬垫部分140a，并形成位于用以形成该衬垫112上方的该接触开口100的该绝缘层102的侧壁的上部区域的上方以及紧靠该上部区域的上部衬垫部分140b。如此，初始衬垫112以及该新鲜的TiN衬垫140a形成衬于该开口100的底部部分的一双衬垫144。双衬垫144(因为它是双层的衬垫)要厚于该上部衬垫部分140b。如图9所示，开口100的外侧，该新鲜的TiN沉积还形成了延伸于绝缘材料102的一顶层部分142上。
现在请参考图10，一接触件填充，包括一填充材料150的沉积，导致一导电栓152填充该接触开口100。该填充材料150可以包括可用于共形沉积工艺的任何导电材料。例如，CVD工艺是已知可用于沉积钨(W)、铝(Al)、以及铜(Cu)的工艺。其他的例子包括PVD Al，这是在沉积之后，于高压以及高温(例如，600atm以及450-500℃)的条件下被迫进入该接触开口中。于本发明的实施例中，钨是通过一已知的CVD工艺予以沉积。由于前述该尖部的移除，该导电栓152是不太可能形成关键孔或空隙的。
如图10所示，所得的结构可包括位于该绝缘层102的该顶表面上方的该层142的一部分。此外，于该接触开口中，衬垫140与衬垫112***于该填充物150与该绝缘层102之间。应了解的是，在其他的实施例中，没有设于绝缘层102上方的该层部分142，该填充材料150可直接接触该绝缘层的该顶表面。
在填充该钨之后，该钨150的该上部被移除，产生如图11所示的结构。可以使用任何适合的方法来移除该钨，例如，可以使用一化学机械抛光。
本发明的实施例显著的减少了该钨填充内的内部空隙或关键孔的数量。图12显示了使用一些已知技术所制造的接触件与使用本发明的实施例所制造的接触孔之间的比较图，更特别的是，此图显示了前者具有内部空隙或关键孔的接触件的百分比与后者具有中间空隙或关键孔的关键孔的百分比的比较图
本发明的描述仅用于说明以及描述的目的，且不打算详尽描述或以公开的形式限制本发明。在不偏离本发明的范围的前提下，许多修改以及变化对本领域技术人员而言将是显而易见的。所选用以及描述的这些实施例是为了解释本发明的原理以及应用，并使其他技术领域中的普通人员能够理解本发明。本发明可以通过具有适用于某一特定用途的各种修改的各种实施例予以实现。

Claims (15)

1.一种于一集成电路中形成一电接触件的方法，该集成电路包括一基板、位于该基板上的一绝缘层、以及位于该绝缘层上的一金属层，其中，该基板具有一有源区域，通过该绝缘层形成的一开口以暴露该基板的该有源区域，该开口具有邻接该有源区域的一底端以及与该有源区域隔开有该绝缘层的一厚度的一顶端，以及该金属层于该开口的该顶端形成一尖部，导致于该顶端处的该开口变窄，该方法包括：
沉积一初始导电层于该绝缘层的该开口中以形成紧靠该绝缘层的一侧壁表面以及紧靠该有源区域的一衬垫；
施加一填充材料至该开口内以保护低于该尖部的一水平的该衬垫的一部分；
移除该尖部以加宽该开口，且该填充材料保护其所覆盖的该衬垫的该部分；
自该开口移除该填充材料以暴露该衬垫的该部分；
用一另一导电层重衬该绝缘层内的该开口；以及
用一导电材料填充该绝缘层的该开口以形成延伸通过该绝缘层的一电性导电接触件。
2.如权利要求1所述的方法，其特征为，施加该填充材料至该开口内以保护该衬垫的该部分包括：
填充该尖部的该水平的上方的该填充材料至该开口；以及
通过蚀刻以凹陷该填充材料至低于该尖部的该水平的一水平。
3.如权利要求1所述的方法，其特征为：
施加该填充材料至该开口内以保护该衬垫的该部分包括填充一有机底层填充至该开口，其中，该有机底层填充是该填充材料；且其中，
自该开口中移除该填充材料以暴露该衬垫的该部分包括进行一有机底层灰化以移除该有机底层填充的一部分。
4.如权利要求1所述的方法，其特征为：
沉积该初始导电层至该绝缘层的该开口中包括沉积该初始导电层至该开口中以于该绝缘层中的该开口的该底端处的该基板的该有源区域上的一金属接触元件上形成一接触区域。
5.如权利要求1所述的方法，其特征为，移除该尖部以使该开口变宽，且该填充材料保护其所覆盖的该衬垫的该部分包括移除该绝缘层上的该金属层以移除该尖部。
6.如权利要求5所述的方法，其特征为，
沉积该初始导电层至该绝缘层的该开口中以形成紧靠该绝缘层的一侧壁表面的该衬垫包括形成该金属层上方的该初始导电层的一部分；且其中，
移除该绝缘层上的该金属层包括移除该金属层上方的该初始导电层的该部分。
7.如权利要求6所述的方法，其特征为，用该导电材料填充该绝缘层中的该开口包括沉积该绝缘层的一顶表面上方的该导电材料的一部分。
8.如权利要求7所述的方法，其特征为，该方法还包括移除该绝缘层的该顶表面上方的该导电材料的该部分。
9.如权利要求5所述的方法，其特征为，移除该绝缘层上的该金属层包括使用一蚀刻工艺以移除该绝缘层上的包括该尖部的该金属层。
10.如权利要求1所述的方法，其特征为：
该初始导电层为Ti与TiN的双层；
该另一导电层为Ti与TiN的双层；以及
该导电材料为钨。
11.一种于一集成电路中形成一电接触件的方法，该集成电路包括一基板、位于该基板上的一绝缘层、以及位于该绝缘层上的一金属层，其中，该基板具有一有源区域，通过该绝缘层形成的一开口以暴露该基板的该有源区域，该开口具有邻接该有源区域的一底端以及与该有源区域隔开有该绝缘层的一厚度的一顶端，以及该金属层于该开口的该顶端形成一尖部，导致于该顶端处的该开口变窄，该方法包括：
形成一接触元件于该绝缘层的该开口中的一接触区域上；
形成一初始导电衬垫于该绝缘层的该开口中，紧靠该绝缘层的一侧壁表面，该初始导电衬垫形成位于该接触元件上方的一接触表面区域，并自该开口的一下部向上延伸；
施加一有机底层填充至该开口内以保护低于该尖部的一水平的该初始导电衬垫的一部分；
移除该绝缘层上方的该金属层，包括移除该尖部以加宽该开口，且该有机底层填充保护其所覆盖的该初始导电衬垫的该部分；
自该绝缘层的该开口移除该有机底层填充以暴露该初始导电衬垫的该部分；
用一另一导电衬垫重衬该开口；以及
用一导电材料填充该绝缘层中的该开口以形成延伸通过该绝缘层至该初始导电衬垫的该接触表面区域的一电性导电接触件。
12.如权利要求11所述的方法，其特征为，施加该有机底层填充至该开口内以保护该初始导电衬垫的该部分包括以该有机底层填充填充该开口至超过该尖部的一水平。
13.如权利要求12所述的方法，其特征为，从该绝缘层的该开口移除该有机底层填充以暴露该初始导电衬垫的该部分包括凹陷该有机底层填充至低于该尖部的一水平。
14.如权利要求11所述的方法，其特征为，从该绝缘层中的该开口移除该有机底层填充以暴露其所覆盖的该初始导电衬垫的该部分包括执行一有机底层灰化以移除该有机底层填充。
15.如权利要求11所述的方法，其特征为，以一另一导电衬垫重衬该开口包括施加该另一导电衬垫至该初始导电衬垫的上方并紧靠该初始导电衬垫。
CN201710351372.2A 2016-05-19 2017-05-18 集成电路中的接触件填充 Active CN107452674B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/159,186 US9691658B1 (en) 2016-05-19 2016-05-19 Contact fill in an integrated circuit
US15/159,186 2016-05-19

Publications (2)

Publication Number Publication Date
CN107452674A CN107452674A (zh) 2017-12-08
CN107452674B true CN107452674B (zh) 2020-10-20

Family

ID=59069618

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710351372.2A Active CN107452674B (zh) 2016-05-19 2017-05-18 集成电路中的接触件填充

Country Status (3)

Country Link
US (1) US9691658B1 (zh)
CN (1) CN107452674B (zh)
TW (1) TWI641081B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157785B2 (en) * 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10720358B2 (en) * 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a liner layer with a configured profile and method of fabricating thereof
DE102018104944A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
US10269624B2 (en) * 2017-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods of forming same
US10269625B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266685A1 (en) * 2010-04-30 2011-11-03 Globalfoundries Inc. Semiconductor Device Comprising Sophisticated Conductive Elements in a Dielectric Material System Formed by Using a Barrier Layer
CN102446830A (zh) * 2010-09-30 2012-05-09 台湾积体电路制造股份有限公司 形成低成本的tsv
US20130130498A1 (en) * 2008-03-31 2013-05-23 Globalfoundries Inc. Reducing patterning variability of trenches in metallization layer stacks with a low-k material by reducing contamination of trench dielectrics
CN103972158A (zh) * 2013-01-29 2014-08-06 三星电子株式会社 用于半导体器件的互连结构及其制造方法和半导体器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495470B2 (en) 1994-11-18 2002-12-17 Intel Corporation Contact and via fabrication technologies
US5929526A (en) 1997-06-05 1999-07-27 Micron Technology, Inc. Removal of metal cusp for improved contact fill
WO1999027579A1 (en) * 1997-11-26 1999-06-03 Applied Materials, Inc. Damage-free sculptured coating deposition
US6054365A (en) * 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide
US6423626B1 (en) * 1998-11-02 2002-07-23 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
US6821864B2 (en) * 2002-03-07 2004-11-23 International Business Machines Corporation Method to achieve increased trench depth, independent of CD as defined by lithography
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7470612B2 (en) * 2005-09-13 2008-12-30 Samsung Electronics Co, Ltd. Method of forming metal wiring layer of semiconductor device
TW200824096A (en) * 2006-11-28 2008-06-01 Promos Technologies Inc Method of fabricating capacitor and electrode thereof
US7964504B1 (en) * 2008-02-29 2011-06-21 Novellus Systems, Inc. PVD-based metallization methods for fabrication of interconnections in semiconductor devices
US9548228B2 (en) * 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US7994060B2 (en) 2009-09-01 2011-08-09 International Business Machines Corporation Dual exposure track only pitch split process
TWI403235B (zh) * 2010-07-14 2013-07-21 Taiwan Memory Company 埋藏式電路結構之製作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130130498A1 (en) * 2008-03-31 2013-05-23 Globalfoundries Inc. Reducing patterning variability of trenches in metallization layer stacks with a low-k material by reducing contamination of trench dielectrics
US20110266685A1 (en) * 2010-04-30 2011-11-03 Globalfoundries Inc. Semiconductor Device Comprising Sophisticated Conductive Elements in a Dielectric Material System Formed by Using a Barrier Layer
CN102446830A (zh) * 2010-09-30 2012-05-09 台湾积体电路制造股份有限公司 形成低成本的tsv
CN103972158A (zh) * 2013-01-29 2014-08-06 三星电子株式会社 用于半导体器件的互连结构及其制造方法和半导体器件

Also Published As

Publication number Publication date
TW201807780A (zh) 2018-03-01
CN107452674A (zh) 2017-12-08
US9691658B1 (en) 2017-06-27
TWI641081B (zh) 2018-11-11

Similar Documents

Publication Publication Date Title
CN107452674B (zh) 集成电路中的接触件填充
US6346454B1 (en) Method of making dual damascene interconnect structure and metal electrode capacitor
US6534361B2 (en) Method of manufacturing a semiconductor device including metal contact and capacitor
US6320244B1 (en) Integrated circuit device having dual damascene capacitor
KR100640662B1 (ko) 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
US8580684B2 (en) Contact elements of semiconductor devices comprising a continuous transition to metal lines of a metallization layer
US10629478B2 (en) Dual-damascene formation with dielectric spacer and thin liner
US7633138B2 (en) Semiconductor device and method of manufacturing the same
US8492269B2 (en) Hybrid contact structure with low aspect ratio contacts in a semiconductor device
US20060194432A1 (en) Methods of fabricating integrated circuit devices having self-aligned contact structures
TWI553780B (zh) 接觸結構以及採用該接觸結構的半導體記憶元件
US20140073128A1 (en) Manufacturing method for metal line
US9741817B2 (en) Method for manufacturing a trench metal insulator metal capacitor
US9478547B2 (en) Semiconductor device and method of manufacturing the same
US20120153405A1 (en) Semiconductor Device Comprising a Contact Structure with Reduced Parasitic Capacitance
US7521357B2 (en) Methods of forming metal wiring in semiconductor devices using etch stop layers
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
US20200135843A1 (en) Semiconductor device
US6559499B1 (en) Process for fabricating an integrated circuit device having capacitors with a multilevel metallization
US20110049713A1 (en) Dual contact metallization including electroless plating in a semiconductor device
TW201316456A (zh) 形成具有電容器及通孔接觸之半導體設備的方法
US20100059799A1 (en) Method for manufacturing semiconductor device
US11664271B2 (en) Dual damascene with short liner
US20090176368A1 (en) Manufacturing method for an integrated circuit structure comprising a selectively deposited oxide layer
US9698142B2 (en) Semiconductor device and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210310

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.

TR01 Transfer of patent right