CN107305891A - 一种半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置。该方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极材料层和硬掩膜层，在所述半导体衬底、栅极材料层和硬掩膜层中形成有沟槽，在所述沟槽的侧壁上形成有衬垫氧化层，在所述沟槽中填充有隔离层；去除所述硬掩膜层；在所述半导体衬底上形成附加氧化层，所述附加氧化层包括位于所述栅极材料层之上的部分和位于所述沟槽侧壁上的部分；去除所述附加氧化层位于所述栅极材料层之上的部分。该方法可以避免后续控制栅刻蚀产生多晶硅残余而导致控制栅和浮栅短路。该半导体器件和电子装置具有更好的良品率。

Description

一种半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快闪存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量已经达到2GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此，近年来，NAND快闪存储器广泛用作嵌入式***中的存储设备，也用作个人计算机***中的存储设备。

对于3Xnm(例如，32nm)以下的NAND存储单元(NAND cell)，***区域有源区侧墙STI(浅沟槽隔离结构)的性能对于接下来的工艺非常重要，而目前的NAND存储单元的开口工艺发现侧墙出现缺角(devoit)，这种缺角会导致控制栅刻蚀存在多晶硅残余，进而导致浮栅和控制栅短路。

因此，有必要提出一种新的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极材料层和硬掩膜层，在所述半导体衬底、栅极材料层和硬掩膜层中形成有沟槽，在所述沟槽的侧壁上形成有衬垫氧化层，在所述沟槽中填充有隔离层；去除所述硬掩膜层；在所述半导体衬底上形成附加氧化层，所述附加氧化层包括位于所述栅极材料层之上的部分和位于所述沟槽侧壁上的部分；去除所述附加氧化层位于所述栅极材料层之上的部分。

示例性地，通过湿法刻蚀去除所述硬掩膜层。

示例性地，所述附加氧化层通过化学气相沉积法或热氧化法形成。

示例性地，通过干法刻蚀或湿法刻蚀去除所述附加氧化层位于所述栅极材料层之上的部分。

示例性地，所述半导体器件为NAND存储单元。

示例性地，所述栅极材料层为浮栅材料层。

本发明的半导体器件的制作方法，通过在去除硬掩膜层之后，在半导体衬底之上形成附加氧化层，该附加氧化层可以填充去除硬掩膜层时在STI结构中形成的缺角，从而避免后续控制栅刻蚀产生多晶硅残余而导致控制栅和浮栅短路。

本发明另一方面提供一种采用上述方法制作的半导体器件包括：半导体衬底，位于所述半导体衬底上的栅极材料层，位于所述半导体衬底、栅极材料层中的沟槽，位于所述沟槽的底部和侧壁上的衬垫氧化层，位于所述沟槽侧壁顶部上的附加氧化层，以及位于所述沟槽中并被所述衬垫氧化层和所述附加氧化层环绕包围的隔离层。

示例性地，所述半导体器件为NAND存储单元。

示例性地，所述栅极材料层为浮栅材料层。

本发明提出的半导体器件，在用于形成隔离结构的沟槽的侧壁上形成有附加氧化层，该附加氧化层填充满所述沟槽的缺角，从而防止后续进行控制栅刻蚀时有多晶硅残余，进而导致控制栅/浮栅短路，因此具有更好的良品率。

本发明再一方面提供一种电子装置，其包括上述半导体器件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A和图1B示出了一种常规STI制作方法获得器件的剖面示意图；

图2示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图3A～图3D示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；

图4示出了根据本发明一实施方式的半导体器件的结构示意图。

图5为根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

首先结合图1A和图1B来分析目前NAND存储单元制作工艺中***区域有源区侧墙STI容易出现缺角的原因。

图1A和图1B示出了一种常规STI制作方法获得器件的剖面示意图。其中，图1A为在NAND存储单元的***区域形成STI(浅沟槽隔离结构)时，当填充完隔离氧化层并平坦化之后的器件剖面示意图。

如图1A所示，在半导体衬底100上形成有垫氧化层(padoxide)101、多晶硅层102、硬掩膜层103，在所述半导体衬底100、垫氧化层(pad oxide)101、多晶硅层102和硬掩膜层103中形成沟槽，并在所述沟槽的侧壁上形成衬垫氧化层(linear oxide)104和填充所述沟槽的隔离层105，其中硬掩膜层103例性为氮化物，比如氮化硅，衬垫氧化层104为高温氧化物(HTO)，隔离层105为高深宽比热氧化物(HARP)，当执行完平坦化操作之后，接着执行去除硬掩膜层103的步骤，一般采用磷酸溶液湿法去除硬掩膜层103，但是由于温氧化物的湿法刻蚀速率(例如，为5:1)比高深宽比热氧化物的湿法刻蚀速率(例如，为2：1)大很多，因此，在湿法去除硬掩膜层103时，也会去除沟槽侧壁上的一部分衬垫氧化层104，从而造成***区域有源区侧墙STI容易出现缺角，进而导致控制栅刻蚀存在多晶硅残余，并最终可能使浮栅和控制栅短路。

为了解决上述问题，本发明提供一种半导体器件的制造方法，用于制作NAND快闪存储器。

如图2所示，该方法包括：

步骤201：提供半导体衬底，在所述半导体衬底上形成有栅极材料和硬掩膜层，在所述半导体衬底、栅极材料层和硬掩膜层中形成有沟槽，在所述沟槽的侧壁上形成有衬垫氧化层，在所述沟槽中填充有隔离层；

步骤202：去除所述硬掩膜层；

步骤S203：在所述半导体衬底上形成附加氧化层，所述附加氧化层包括位于所述栅极材料层之上的部分和位于所述沟槽侧壁上的部分；

步骤S204：去除所述附加氧化层位于所述栅极材料层之上的部分。

本发明的半导体器件的制作方法，通过在去除硬掩膜层之后，在半导体衬底之上形成附加氧化层，该附加氧化层可以填充去除硬掩膜层时在STI结构中形成的缺角，从而避免后续控制栅刻蚀产生多晶硅残余而导致控制栅和浮栅短路。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将图3A～图3D对本发明一实施方式的半导体器件的制作方法做详细描述。

首先如图3A所示，提供半导体衬底300，在所述半导体衬底300上形成垫氧化层301、栅极材料层302和硬掩膜层303，在所述半导体衬底300、垫氧化层301、多晶硅层302和硬掩膜层303中形成有沟槽，在所述沟槽的侧壁上形成衬垫氧化层304，在所述沟槽中填充有隔离层304。

其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。

STI(浅沟槽隔离结构)通过本领域常用方法形成，示例性性，浅沟槽隔离结构的形成包括下述步骤：在所述半导体衬底300上形成垫氧化层301，所述衬垫氧化层301示例性地为二氧化硅层，其通过热氧化法形成，厚度为作为后续氮化硅层的应力缓冲层；由于本实施例的半导体器件制作方法用于制作NAND器件的***区域，因此，在所述衬垫氧化层301之上形成还形成有栅极材料层302，其通过常规的CVD(化学气相沉积法)形成，厚度为然后在栅极材料层302上形成硬掩膜层303，示例性硬掩膜层303为氮化硅层，其通过CVD方法形成，厚度为在后续STI隔离材料填充中保护有源区，并可作为后续CMP的阻挡层；刻蚀所述硬掩膜层303形成与STI结构对应的图案，然后以硬掩膜层303为掩膜刻蚀栅极材料层302、垫氧化层(pad oxide)301和半导体衬底300形成沟槽；在所述沟槽的侧壁和底部上形成衬垫氧化层304，示例性地通过高温氧化层形成衬垫氧化层304，作为后续隔离层填充时的生成层；在所述沟槽中填充隔离层305，比如硅的氧化物，然后执行平坦化，去除所述隔离层305位于硬掩膜层303之上的部分，以形成浅沟槽隔离结构。

接着，如图3B所示，去除所述硬掩膜层303。

示例性，在本实施例中，通过湿法刻蚀工艺去除硬掩膜层303，比如通过合适浓度的磷酸溶液去除硬掩膜层303，如前所述，由于衬垫氧化层304的湿法刻蚀速率较快，因而当去除硬掩膜层303之后，位于硬掩膜层303之下的部分衬垫氧化层304也被去除，在STI结构形成缺角。

接着，如图3C所示，在所述半导体衬底上形成附加氧化层306，所述附加氧化层306包括位于所述栅极材料层302之上的部分和位于所述沟槽侧壁上的部分。

示例性地，在本实施例中，通过硅烷加热CVD工艺、加热TEOSCVDP工艺、PECVD、PE-TEOS等工艺或常规氧化工艺在所述栅极材料层302之上形成附加氧化层306，所述附加氧化层306可以填充STI结构中存在的缺角，并且为了充分填充该缺角，附加氧化层306还覆盖栅极材料层302的表面。

最后，如图3D所示，去除附加氧化层306位于栅极材料层302之上的部分。

示例性，在本实施例中，通过干法刻蚀工艺或湿法刻蚀工艺去除附加氧化层306位于栅极材料层302之上的部分，由于附加氧化层306的刻蚀数量一致，因而不会在STI结构中形成缺角，而之前形成的缺角也因填充有附加氧化层而消失。

其中，湿法蚀刻工艺示例性地采用稀释的氢氟酸(HF)，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。示例性，在本实施中，采用干法刻蚀工艺去除附加氧化层306位于栅极材料层302之上的部分，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如***区的控制栅/浮栅的刻蚀、NAND器件存储区(cell)的制作，其都包括在本实施制作方法的范围内。

可以理解的是，本发明提出的半导体器件的制造方法，不仅可以用于NAND速存储器器件，而且可以用于制作其他容易在STI中出现侧墙缺角的器件。

本实施例的半导体器件制造方法通过在去除硬掩膜层之后，在半导体衬底之上形成附加氧化层，该附加氧化层可以填充去除硬掩膜层时在STI结构中形成的缺角，从而避免后续控制栅刻蚀产生多晶硅残余而导致控制栅和浮栅短路。

实施例二

本发明还提供一种半导体器件。

如图4所示，该半导体器件包括：半导体衬底400，在所述半导体衬底400上的垫氧化层401和栅极材料层402，在所述半导体衬底400、垫氧化层401和栅极材料层402中形成的沟槽，在所述沟槽的侧壁上形成的衬垫氧化层403和附加氧化层404，在所述沟槽中填充有隔离层405。

其中半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底400的构成材料选用单晶硅。

本实施例的半导体器件，由于在用于形成隔离结构的沟槽的侧壁上形成有附加氧化层，该附加氧化层填充满所述沟槽的缺角，从而防止后续进行控制栅刻蚀时有多晶硅残余，进而导致控制栅/浮栅短路。

实施例三

本发明的再一个实施例提供一种电子装置，包括上述实施例二所述的半导体器件以及与所述半导体器件相连的电子组件。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图5示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。

本发明实施例的电子装置，由于所包含的用于形成隔离结构的沟槽的侧壁上形成有附加氧化层，该附加氧化层填充满所述沟槽的缺角，从而防止后续进行控制栅刻蚀时有多晶硅残余，进而导致控制栅/浮栅短路，因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体衬底，在所述半导体衬底上形成有栅极材料层和硬掩膜层，在所述半导体衬底、栅极材料层和硬掩膜层中形成有沟槽，在所述沟槽的侧壁上形成有衬垫氧化层，在所述沟槽中填充有隔离层；

去除所述硬掩膜层；

在所述半导体衬底上形成附加氧化层，所述附加氧化层包括位于所述栅极材料层之上的部分和位于所述沟槽侧壁上的部分；

去除所述附加氧化层位于所述栅极材料层之上的部分。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，通过湿法刻蚀去除所述硬掩膜层。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述附加氧化层通过化学气相沉积法或热氧化法形成。

4.根据权利要求1所述的半导体器件的制作方法，其特征在于，通过干法刻蚀或湿法刻蚀去除所述附加氧化层位于所述栅极材料层之上的部分。

5.根据权利要求1-4之一所述的半导体器件的制作方法，其特征在于，所述半导体器件为NAND存储单元。

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述栅极材料层为浮栅材料层。

7.一种采用如权利要求1-5之一所述的方法制作的半导体器件，其特征在于，包括：半导体衬底，位于所述半导体衬底上的栅极材料层，位于所述半导体衬底、栅极材料层中的沟槽，位于所述沟槽的底部和侧壁上的衬垫氧化层，位于所述沟槽侧壁顶部上的附加氧化层，以及位于所述沟槽中并被所述衬垫氧化层和所述附加氧化层环绕包围的隔离层。

8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件为NAND存储单元。

9.根据权利要求8所述的半导体器件，其特征在于，所述栅极材料层为浮栅材料层。

10.一种电子装置，其特征在于，包括权利要求7-9之一所述的半导体器件以及与所述半导体器件相连接的电子组件。