CN106449428A - 芯片封装工艺 - Google Patents

芯片封装工艺 Download PDF

Info

Publication number
CN106449428A
CN106449428A CN201610934371.6A CN201610934371A CN106449428A CN 106449428 A CN106449428 A CN 106449428A CN 201610934371 A CN201610934371 A CN 201610934371A CN 106449428 A CN106449428 A CN 106449428A
Authority
CN
China
Prior art keywords
metal pattern
pattern layer
chip
envelope
bed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610934371.6A
Other languages
English (en)
Inventor
丁万春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Co Ltd filed Critical Tongfu Microelectronics Co Ltd
Priority to CN201610934371.6A priority Critical patent/CN106449428A/zh
Publication of CN106449428A publication Critical patent/CN106449428A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明提供了一种芯片封装工艺，该工艺包括以下步骤：在载板上形成第一金属图案层；将芯片设置在第一金属图案层上，其中，芯片包括设有连接凸点的第一侧面和未设置连接凸点的第二侧面，第二侧面与第一金属图案层接触；在载板上设置第一封料层，以包覆第一金属图案层和芯片，并使第一封料层的表面裸露连接凸点；在第一封料层上形成第二金属图案层，并使第二金属图案层的至少部分区域与连接凸点接触；在第一封料层上设置第二封料层，第二封料层的表面裸露第二金属图案层；拆除载板，以使第一封料层的表面裸露第一金属图案层。本发明能够及时将芯片的热量散发出去，从而维护芯片的性能。

Description

芯片封装工艺
技术领域
本发明涉及芯片封装技术领域，特别是涉及一种芯片封装工艺。
背景技术
随着集成电路技术的不断发展，电子产品越来越向小型化、智能化以及高可靠性方向发展，而集成电路封装直接影响着集成电路、电子模块乃至整机性能，在集成电路晶片尺寸逐步缩小、集成度不断提高的情况下，电子工业对集成电路封装救赎提出了越来越高的要求。
目前的扇出(fanout)工艺，芯片埋在树脂材料中，当芯片工作四产生的热量因散热不好而累积，从而造成芯片过热，性能降低。
发明内容
本发明提供一种芯片封装工艺，能够解决现有技术存在的散热不佳导致芯片性能降低的问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种芯片封装工艺，该工艺包括以下步骤：在载板上形成第一金属图案层；将芯片设置在所述第一金属图案层上，其中，所述芯片包括设有连接凸点的第一侧面和未设置连接凸点的第二侧面，所述第二侧面与所述第一金属图案层接触；在所述载板上设置第一封料层，以包覆所述第一金属图案层和所述芯片，并使所述第一封料层的表面裸露所述连接凸点；在所述第一封料层上形成第二金属图案层，并使所述第二金属图案层的至少部分区域与所述连接凸点接触；在所述第一封料层上设置第二封料层，所述第二封料层的表面裸露所述第二金属图案层；拆除所述载板，以使所述第一封料层的表面裸露所述第一金属图案层。
其中，所述在载板上形成第一金属图案层的步骤之后还包括：在所述载板之上形成限位部件，以限定所述芯片的位置。
其中，所述限位部件包括多个限位柱体，所述多个限位柱体嵌在所述第一封料层内部并围成一个装载空间；所述将芯片设置在所述第一金属图案层上的步骤还包括：将所述芯片设置在所述装载空间内。
其中，所述第一金属图案层包括互不连接的基部和散热部，所述基部设置在所述散热部的外周；所述将芯片设置在所述第一金属图案层上的步骤为：将所述芯片设置在所述散热部上，并使所述第二侧面与所述散热部接触；所述在所述载板之上形成限位部件的步骤为：在所述基部上形成所述限位柱体，并使所述限位柱体的一端与所述基部接触。
其中，所述限位柱体为金属柱体；所述在所述第一封料层上形成第二金属图案层，并使所述第二金属图案层的至少部分区域与所述连接凸点接触的步骤还包括：使所述第二金属图案层的至少部分区域与所述限位柱体的另一端接触。
其中，所述基部包括多个互不相连的布线区域，每个所述布线区域上至少设置有一个所述限位柱体。
其中，所述在所述载板上设置第一封料层，以包覆所述第一金属图案层和所述芯片，并使所述第一封料层的表面裸露所述连接凸点的步骤包括：在所述载板上压合第一封料预制片，以使所述第一封料预制片包覆所述第一金属图案层和所述芯片；打磨所述第一封料预制片的表面，以形成所述第一封料层，并使所述连接凸点裸露出来。
其中，所述在载板上形成第一金属图案层的步骤之后还包括：在所述载板之上形成限位部件，以限定所述芯片的位置；
所述在所述载板上设置第一封料层，以包覆所述第一金属图案层和所述芯片，并使所述第一封料层的表面裸露所述连接凸点的步骤包括：在所述载板上压合第一封料预制片，以使所述第一封料预制片包覆所述第一金属图案层、所述芯片以及所述限位部件；打磨所述第一封料预制片的表面，以形成所述第一封料层，并使所述连接凸点和所述限位部件裸露出来。
其中，所述在所述第一封料层上设置第二封料层，所述第二封料层的表面裸露出所述第二金属图案层的步骤包括：在所述第一封料层上压合第二封料预制片，以使所述第二封料预制片包覆所述第二金属图案层；打磨所述第二封料预制片的表面，以形成所述第二封料层，并使所述第二金属图案层裸露出来。
其中，所述第一封料层和所述第二封料层均为树脂层。
本发明的有益效果是：区别于现有技术的情况，本发明通过将第一金属图案层和第二金属图案层分别在封料层的两侧裸露出来，并且，芯片的第二侧面与第一金属图案层接触，因而，即使芯片嵌于封料层中，芯片工作时产生的热量能从第一金属图案层及时散发出去，而不会造成热量的累积，避免芯片过热而导致性能降低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的芯片封装结构的俯视图；
图2是图1中A区域的侧视图；
图3是本发明实施例提供的芯片封装结构中第一金属图案层和限位部件的俯视图；
图4是本发明另一实施例提供的芯片封装结构一个区域的侧视图；
图5是本发明实施例提供的芯片封装工艺的流程示意图；
图6是本发明另一实施例提供的芯片封装工艺的流程示意图；
图7是图6中步骤S21时的俯视图；
图8是图7中A区域的侧视图；
图9是图6中步骤S22时的俯视图；
图10是图9中A区域的侧视图；
图11是图6中步骤S23时的俯视图；
图12是图11中A区域的侧视图；
图13是图6中步骤S24的第一封料预制片压合前的俯视图；
图14是图13中A区域的侧视图；
图15是图6中步骤S24的第一封料预制片压合后的俯视图；
图16是图15中A区域的侧视图；
图17是图6中步骤S24形成第一封料层后的俯视图；
图18是图17中A区域的侧视图；
图19是图6中步骤S25时的俯视图；
图20是图19中A区域的侧视图；
图21是图6中步骤S26压合第二封料预制片后的俯视图；
图22是图21中A区域的侧视图；
图23是图6中步骤S26形成第二封料层后的俯视图；
图24是图23中A区域的侧视图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图1是本发明实施例提供的芯片封装结构的俯视图。图2是图1中A区域的侧视图。
如图1和图2所示，本发明的芯片封装工艺所形成的芯片封装结构至少包括第一金属图案层10、芯片20、第二金属图案层30以及封料层40，其中，芯片20设置在第一金属图案层10上，并与第一金属图案层10接触，第二金属图案层30设置在芯片20之上，封料层40包覆第一金属图案层10、芯片20和第二金属图案层30。
具体地，芯片20包括设有连接凸点21的第一侧面22和未设置连接凸点21的第二侧面23，芯片20设置在第一金属图案层10上，且芯片20的第二侧面23与第一金属图案层10接触，以使芯片20产生的热量可以从第一金属图案层10导出。
第二金属图案层30设置在芯片20之上，第二金属图案层30的至少部分区域与连接凸点21接触，以通过第二金属图案层30将芯片20与外部电路导通。
封料层40包覆第一金属图案层10、芯片20和第二金属图案层30，且封料层40的一侧裸露出第一金属图案层10，封料层40的另一侧裸露出第二金属图案层30。该封料层40一方面能起绝缘作用，另一方面使芯片20更加牢固地固定在第一金属图案层40上，能有效避免芯片20脱落的情况发生。
区别于现有技术，本发明通过将第一金属图案层10和第二金属图案层30分别在封料层40的两侧裸露出来，并且，芯片20的第二侧面23与第一金属图案层10接触，因而，即使芯片20嵌于封料层40中，芯片20工作时产生的热量能从第一金属图案层10及时散发出去，而不会造成热量的累积，避免芯片20过热而导致性能降低。
在芯片20外周设有限位部件，以限定芯片20的位置，从而防止塑封时候封料在固化过程中的涨缩导致芯片20偏移。
具体而言，在本实施例中，限位部件包括多个限位柱体50，多个限位柱体50嵌在封料层40内部并围成一个装载空间60，芯片20设置在装载空间60内。例如，本实施例的芯片20为方形，限位柱体50形成栅栏并围成一个方形，芯片20装载在该方形的装载空间60内。当然，在其它一些实施例中，芯片20可以是其它形状，限位柱体50形成的栅栏则围成与芯片20近似的形状。
可以理解地，在其它一些实施例中，限位部件还可以是其它结构，例如，限位部件为设置在芯片四个角处的L形件，或者设置在芯片20四条边上的挡板等，只要能限定芯片20的位置，防止芯片20偏移即可。
限位柱体50形成在第一金属图案层10上，限位柱体50的一端与第一金属图案层10接触，从而以第一金属图案层10作为限位柱体50的基础，形成框架结构，能增加结合力，提高限位柱体50的稳固性。
请参阅图3，图3是本发明实施例提供的芯片封装结构中第一金属图案层和限位部件的俯视图。第一金属图案层10包括互不相连的基部11和散热部12，基部11设置在散热部12的外周。具体地，限位柱体50形成在基部11上，芯片20则设置在散热部12上，且第二侧面23与散热部12接触。其中，散热部12呈网状，例如，本实施例的散热部12为一个方形的网，该方形的网的形状和大小与芯片的第二侧面23的形状和大小相近，芯片20的第二侧面23直接与该散热部12接触，由于散热部12为金属材料，因而散热部12能将芯片20的热量充分导出。
限位柱体50为金属柱体，第二金属图案层30的至少部分区域与限位柱体50的另一端接触。因此，限位柱体50的两端分别连接第一金属图案层10和第二金属图案层30，第二金属图案层30与芯片20的连接凸点21连接，从而可以建立连接凸点21与限位柱体20以及第一金属层10之间的连接。使得第一金属层10也能作为基线，从而使芯片20的第一侧面22和第二侧面23均能与外部电路连接。
举例而言，本实施例中的第二金属图案层30包括多个圆形的连接盘31以及连接桥32，第二金属图案层30的一部分区域，如本实施例的中间的区域中，每个连接盘31分别对应一个连接凸点21，并与该连接凸点21连接，其余区域的连接盘31则位于中间区域的外周，外周的连接盘31中，有部分连接盘31通过连接桥32与中间区域的部分连接盘31连接。此外，连接桥32还可以设置在中间区域，而在不同的连个连接凸点21之间建立连接。连接盘31和连接桥32的形状和数量根据实际需要来设置。可以理解地，在另一些实施例中，第二金属图案层30还可以具有其他图案。
第一金属图案层10中的基部和11散热部12之间互不相连，从而使得基部11作为基线而与外部电路连通，起导通作用，而散热部12起散热作用。
基部11包括多个互不相连的布线区域，例如图3中的布线区域13a，13b、13c、13d、13e和13f，每个布线区域上至少设置有一个限位柱体50，以建立该布线区域与芯片20之间的连接。例如图3中布线区域13a上设有5个限位柱体50，布线区域13b、13c、13d上分别设有1个限位柱体50，13e上设有4个限位柱体50，具体布线区域的数量以及每个布线区域上设置的限位柱体50的数量根据实际需求而设置。
封料层40包括第一封料层41和第二封料层42，第一金属图案层10、芯片20和限位部件嵌在第一封料层41内，第二金属图案层30嵌在第二封料层42内。
具体地，本实施例的第一封料层41包覆第一金属图案层10、芯片20和限位柱体50，使得芯片20、第一金属图案层10和限位柱体50的位置固定。
第二封料层42包覆第二金属图案层30，使得第二金属图案层30能更牢固地固定在第一封料层41上。
具体地，封料层40为树脂层，例如环氧树脂，环氧树脂的密封性能较好，塑封容易。
综上，本发明的芯片封装结构中，芯片20产生的热量能及时从第一金属图案层10散发出去，避免热量的累积，维护了芯片20的性能。
如图4所示，图4是本发明另一实施例提供的芯片封装结构一个区域的侧视图。本实施例与上述实施例的区别在于，本实施例的芯片封装结构为两个上述实施例的芯片封装结构的堆叠，并且，底层的芯片封装结构的第二金属图案层30与限位柱体50对应的位置处，以及顶层的芯片封装结构的第一金属图案层10余限位柱体50对应的位置处通过焊球70进行连接，以实现两个芯片之间的导通。
可以理解地，在其它一些实施例中，还可以是多个上述实施例的芯片封装结构的堆叠。
请继续参阅图5，图5是本发明实施例提供的芯片封装工艺的流程示意图。
本实施例的芯片封装工艺包括以下步骤：
S11：在载板上形成第一金属图案层。
第一金属图案层10的形成过程可以是：先在载板上形成一金属层，再通过黄光制程，经过曝光、显影、蚀刻等步骤形成预设的图案，从而形成第一金属图案层10。
S12：将芯片设置在第一金属图案层上，其中，芯片包括设有连接凸点的第一侧面和未设置连接凸点的第二侧面，第二侧面与第一金属图案层接触。
具体地，载板的一面通过激光形成对准标记，芯片20则按照对准标记进行设置。本实施例的芯片20的整个第二侧面23均与第一金属图案层10接触，从而能充分散热。
S13：在载板上设置第一封料层，以包覆第一金属图案层和芯片，并使第一封料层的表面裸露连接凸点。
具体地，本实施例中，第一封料层41的设置包括以下步骤：先在载板上压合第一封料预制片，以使第一封料预制片包覆第一金属图案层10和芯片20，再打磨第一封料预制片的表面，以形成第一封料层41，并使连接凸点21裸露出来。
可以理解地，在其他一些实施例中，还可以通过形成通孔来裸露出连接凸点21。
S14：在第一封料层上形成第二金属图案层，并使第二金属图案层的至少部分区域与连接凸点接触。
第二金属图案层30的形成过程可以是：先在载板上形成一金属层，再通过黄光制程，经过曝光、显影、蚀刻等步骤形成预设的图案，从而形成第二金属图案层30。并且，第二金属图案层30的部分区域与连接凸点21接触，从而建立的连接凸点21和第二金属图案层30之间的连接，从而使外部电路通过第二金属图案层30而与芯片20导通。
S15：在第一封料层上设置第二封料层，第二封料层的表面裸露第二金属图案层。
步骤S15中，第二封料层42的设置包括以下步骤：先在第一封料层41上压合第二封料预制片，以使第二封料预制片包覆第二金属图案层30，再打磨第二封料预制片的表面，以形成第二封料层42，并使第二金属图案层30裸露出来。
S16：拆除载板，以使第一封料层的表面裸露第一金属图案层。
步骤S16后，第一金属图案层10裸露在第一封料层41的表面，而芯片20的第二侧面23与该第一金属图案层41接触，从而使得芯片20产生的热量能通过第一金属图案层10散发出去，而不会造成热量的累积，避免芯片20过热而导致性能降低。
请参阅图6，图6是本发明另一实施例提供的芯片封装工艺的流程示意图。
S21：在载板上形成第一金属图案层。
如图7和图8所示，图7是图6中步骤S21时的俯视图。图8是图7中A区域的侧视图。本实施例的第一金属图案层10形成在载板90上，该第一金属图案层10包括基部11和散热部12，其中，基部11设置在散热部12的外周，基部11包括多个互不相连的布线区域11a、11b、11c、11d、11e和11f。散热部12呈网状。
基部11和散热部12之间互不相连，从而使得基部11作为基线而与外部电路连通，起导通作用，而散热部12起散热作用。
S22：在载板之上形成限位部件，以限定芯片的位置。
请参阅图9和图10，图9是图6中步骤S22时的俯视图。图10是图9中A区域的侧视图。具体地，限位部件包括多个限位柱体50，该限位柱体50为金属柱体，多个限位柱体50围成一个装载空间60，例如限位柱体5围绕在散热部12的外周而在散热部12的上方形成装载空间60。本实施例的多个限位柱体50均形成在基部11上，使基部11作为限位柱体50的基础，形成框架结构，能增加结合力，提高限位柱体50的稳固性。基部11的每个布线区域上至少设置有一个限位柱体50。
可以理解地，在其它一些实施例中，限位部件还可以是其它结构，例如，限位部件为设置在芯片20四个角处的L形件，或者设置在芯片20四条边上的挡板等，只要能限定芯片20的位置，防止芯片20偏移即可。
S23：将芯片设置在第一金属图案层上，其中，芯片包括设有连接凸点的第一侧面和未设置连接凸点的第二侧面，第二侧面与第一金属图案层接触。
如图11和图12所示，图11是图6中步骤S23的俯视图，图12是图11中A区域的侧视图。
芯片20包括设有连接凸点21的第一侧面22和未设置连接凸点21的第二侧面23。将芯片20设置在限位柱体50形成的装载空间60内，从而通过限位柱体50防止塑封时候封料在固化过程中的涨缩导致芯片20偏移。同时，将芯片20设置在散热部12上，使第二侧面23与散热部12接触。
S24：在载板上设置第一封料层，以包覆第一金属图案层、芯片和限位部件，并使第一封料层的表面裸露连接凸点和限位部件。
步骤S24具体包括：
先在载板90上压合第一封料预制片43，以使第一封料预制片43包覆第一金属图案层10、芯片20以及限位柱体50。如图13、图14、图15和图16所示，图13是图6中步骤S24的第一封料预制片压合前的俯视图。图14是图13中A区域的侧视图。图15是图6中步骤S24的第一封料预制片压合后的俯视图。图16是图15中A区域的侧视图。
然后，打磨第一封料预制片43的表面，以形成第一封料层41，并使连接凸点21和限位柱体50裸露出来。如图17和图18所示，图17是图6中步骤S24形成第一封料层后的俯视图，图18是图17中A区域的侧视图。
S25：在第一封料层上形成第二金属图案层，并使第二金属图案层的至少部分区域与连接凸点接触，至少部分区域与限位柱体的另一端接触。
如图19和图20所示，图19是图6中步骤S25的俯视图。图20是图19中A区域的侧视图。步骤S25中，在第一封料层41上形成第二金属图案层30，举例而言，本实施例中的第二金属图案层30包括多个圆形的连接盘31以及连接桥32，第二金属图案层30的一部分区域，如本实施例的中间的区域中，每个连接盘31分别对应一个连接凸点21，并与该连接凸点21连接，其余区域的连接盘31则位于中间区域的外周，外周的连接盘31中，有部分连接盘31通过连接桥32与中间区域的部分连接盘31连接。此外，连接桥32还可以设置在中间区域，而在不同的连个连接凸点21之间建立连接。连接盘31和连接桥32的形状和数量根据实际需要来设置。可以理解地，在另一些实施例中，第二金属图案层30还可以具有其他图案。
S26：在第一封料层上设置第二封料层，第二封料层的表面裸露第二金属图案层。
步骤S26具体包括以下步骤：
如图21和图22所示，图21是图6中步骤S26压合第二封料预制片后的俯视图，图22是图21中A区域的侧视图。在第一封料层41上压合第二封料预制片44，以使第二封料预制片44包覆第二金属图案层30。
如图23和图24所示，图23是图6中步骤S26形成第二封料层后的俯视图，图24是图23中A区域的侧视图。打磨第二封料预制片44的表面，以形成第二封料层42，并使第二金属图案层30裸露出来。
S27：拆除载板，以使第一封料层的表面裸露第一金属图案层。
步骤S27中，将载板拆除之后，得到如图1和图2所示的芯片封装结构，该封装结构中，第一金属图案层10裸露在第一封料层41的表面，以将芯片20的热量散发出去。
此外，由于第一金属图案层10和第二金属图案层30分别裸露在封料层40的两侧表面，并且由于限位柱体50为金属柱体，限位柱体50的两端分别连接第一金属图案层10和第二金属图案层30，第二金属图案层30与芯片20的连接凸点21连接，从而可以建立连接凸点21与限位柱体50以及第一金属图案层10之间的连接。使得第一金属图案层10也能作为基线，从而使芯片20的第一侧面22和第二侧面23均能与外部电路连接。
在本发明的另一些实施例中，在上述实施例中，步骤S21-S27之后，还包括：将经过上述步骤S21-S27形成的两个芯片封装结构堆叠起来，并通过焊球进行焊接，最终形成如图4所示的芯片封装结构。具体地，底层的芯片封装结构的第二金属图案层30与限位柱体50对应的位置处，以及顶层的芯片封装结构的第一金属图案层10余限位柱体50对应的位置处通过焊球70进行连接，以实现两个芯片之间的导通。
可以理解地，在其它一些实施例中，还可以是多个上述实施例的芯片封装结构的堆叠。
综上所示，本发明能及时将芯片产生的热量散发出去，防止热量累积，维护了芯片的性能。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种芯片封装工艺，其特征在于，包括以下步骤：
在载板上形成第一金属图案层；
将芯片设置在所述第一金属图案层上，其中，所述芯片包括设有连接凸点的第一侧面和未设置连接凸点的第二侧面，所述第二侧面与所述第一金属图案层接触；
在所述载板上设置第一封料层，以包覆所述第一金属图案层和所述芯片，并使所述第一封料层的表面裸露所述连接凸点；
在所述第一封料层上形成第二金属图案层，并使所述第二金属图案层的至少部分区域与所述连接凸点接触；
在所述第一封料层上设置第二封料层，所述第二封料层的表面裸露所述第二金属图案层；
拆除所述载板，以使所述第一封料层的表面裸露所述第一金属图案层。
2.根据权利要求1所述的工艺，其特征在于，所述在载板上形成第一金属图案层的步骤之后还包括：
在所述载板之上形成限位部件，以限定所述芯片的位置。
3.根据权利要求2所述的工艺，其特征在于，所述限位部件包括多个限位柱体，所述多个限位柱体嵌在所述第一封料层内部并围成一个装载空间；
所述将芯片设置在所述第一金属图案层上的步骤还包括：将所述芯片设置在所述装载空间内。
4.根据权利要求3所述的工艺，其特征在于，所述第一金属图案层包括互不连接的基部和散热部，所述基部设置在所述散热部的外周；
所述将芯片设置在所述第一金属图案层上的步骤为：将所述芯片设置在所述散热部上，并使所述第二侧面与所述散热部接触；
所述在所述载板之上形成限位部件的步骤为：在所述基部上形成所述限位柱体，并使所述限位柱体的一端与所述基部接触。
5.根据权利要求4所述的工艺，其特征在于，所述限位柱体为金属柱体；
所述在所述第一封料层上形成第二金属图案层，并使所述第二金属图案层的至少部分区域与所述连接凸点接触的步骤还包括：使所述第二金属图案层的至少部分区域与所述限位柱体的另一端接触。
6.根据权利要求5所述的工艺，其特征在于，所述基部包括多个互不相连的布线区域，每个所述布线区域上至少设置有一个所述限位柱体。
7.根据权利要求1所述的工艺，其特征在于，所述在所述载板上设置第一封料层，以包覆所述第一金属图案层和所述芯片，并使所述第一封料层的表面裸露所述连接凸点的步骤包括：
在所述载板上压合第一封料预制片，以使所述第一封料预制片包覆所述第一金属图案层和所述芯片；
打磨所述第一封料预制片的表面，以形成所述第一封料层，并使所述连接凸点裸露出来。
8.根据权利要求1所述的工艺，其特征在于，所述在载板上形成第一金属图案层的步骤之后还包括：在所述载板之上形成限位部件，以限定所述芯片的位置；
所述在所述载板上设置第一封料层，以包覆所述第一金属图案层和所述芯片，并使所述第一封料层的表面裸露所述连接凸点的步骤包括：
在所述载板上压合第一封料预制片，以使所述第一封料预制片包覆所述第一金属图案层、所述芯片以及所述限位部件；
打磨所述第一封料预制片的表面，以形成所述第一封料层，并使所述连接凸点和所述限位部件裸露出来。
9.根据权利要求1所述的工艺，其特征在于，所述在所述第一封料层上设置第二封料层，所述第二封料层的表面裸露出所述第二金属图案层的步骤包括：
在所述第一封料层上压合第二封料预制片，以使所述第二封料预制片包覆所述第二金属图案层；
打磨所述第二封料预制片的表面，以形成所述第二封料层，并使所述第二金属图案层裸露出来。
10.根据权利要求1所述的工艺，其特征在于，所述第一封料层和所述第二封料层均为树脂层。
CN201610934371.6A 2016-10-25 2016-10-25 芯片封装工艺 Pending CN106449428A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610934371.6A CN106449428A (zh) 2016-10-25 2016-10-25 芯片封装工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610934371.6A CN106449428A (zh) 2016-10-25 2016-10-25 芯片封装工艺

Publications (1)

Publication Number Publication Date
CN106449428A true CN106449428A (zh) 2017-02-22

Family

ID=58177581

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610934371.6A Pending CN106449428A (zh) 2016-10-25 2016-10-25 芯片封装工艺

Country Status (1)

Country Link
CN (1) CN106449428A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935577A (zh) * 2017-12-18 2019-06-25 无锡华润安盛科技有限公司 一种封装体
CN113496958A (zh) * 2020-03-20 2021-10-12 无锡华润微电子有限公司 基板及封装结构

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579022A (zh) * 2012-08-03 2014-02-12 矽品精密工业股份有限公司 半导体封装件的结构及制法
CN103779336A (zh) * 2012-10-19 2014-05-07 英飞凌科技股份有限公司 具有集成天线的半导体封装及其形成方法
US20140131858A1 (en) * 2012-11-14 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Control of Semiconductor Die Package
CN104241219A (zh) * 2014-08-26 2014-12-24 日月光半导体制造股份有限公司 元件嵌入式封装结构和其制造方法
CN104332456A (zh) * 2014-09-04 2015-02-04 华进半导体封装先导技术研发中心有限公司 晶圆级扇出型堆叠封装结构及其制造工艺
CN104409437A (zh) * 2014-12-04 2015-03-11 江苏长电科技股份有限公司 双面bump芯片包封后重布线的封装结构及其制作方法
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
CN104867909A (zh) * 2014-02-21 2015-08-26 马克西姆综合产品公司 用于有源装置的嵌入式管芯再分布层
CN105590918A (zh) * 2014-11-03 2016-05-18 矽品精密工业股份有限公司 封装结构及其制法
US20160211221A1 (en) * 2015-01-16 2016-07-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579022A (zh) * 2012-08-03 2014-02-12 矽品精密工业股份有限公司 半导体封装件的结构及制法
CN103779336A (zh) * 2012-10-19 2014-05-07 英飞凌科技股份有限公司 具有集成天线的半导体封装及其形成方法
US20140131858A1 (en) * 2012-11-14 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Control of Semiconductor Die Package
CN104867909A (zh) * 2014-02-21 2015-08-26 马克西姆综合产品公司 用于有源装置的嵌入式管芯再分布层
CN104241219A (zh) * 2014-08-26 2014-12-24 日月光半导体制造股份有限公司 元件嵌入式封装结构和其制造方法
CN104332456A (zh) * 2014-09-04 2015-02-04 华进半导体封装先导技术研发中心有限公司 晶圆级扇出型堆叠封装结构及其制造工艺
CN105590918A (zh) * 2014-11-03 2016-05-18 矽品精密工业股份有限公司 封装结构及其制法
CN104409437A (zh) * 2014-12-04 2015-03-11 江苏长电科技股份有限公司 双面bump芯片包封后重布线的封装结构及其制作方法
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
US20160211221A1 (en) * 2015-01-16 2016-07-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935577A (zh) * 2017-12-18 2019-06-25 无锡华润安盛科技有限公司 一种封装体
CN113496958A (zh) * 2020-03-20 2021-10-12 无锡华润微电子有限公司 基板及封装结构
CN113496958B (zh) * 2020-03-20 2024-05-10 无锡华润微电子有限公司 基板及封装结构

Similar Documents

Publication Publication Date Title
CN110098158B (zh) 半导体封装件
US11024559B2 (en) Semiconductor package with electromagnetic interference shielding structures
CN101221946B (zh) 半导体封装、及***级封装模块的制造方法
CN101002319B (zh) 用于提供堆叠管芯器件的方法和装置
US9704842B2 (en) Interposer, manufacturing method thereof, semiconductor package using the same, and method for fabricating the semiconductor package
CN104769713B (zh) 包括用于嵌入和/或隔开半导体裸芯的独立膜层的半导体器件
US20170069532A1 (en) Semiconductor chip package and method of manufacturing the same
US11515229B2 (en) Semiconductor package and manufacturing method thereof
CN106449560A (zh) 芯片封装结构
CN109786268A (zh) 半导体封装件中的金属化图案及其形成方法
TWI506743B (zh) 半導體裝置的熱能管理結構及其製造方法
TWI469301B (zh) 堆疊封裝間具有線接點互連之半導體多重封裝模組
US10825774B2 (en) Semiconductor package
CN104752380A (zh) 半导体装置
JP5453678B2 (ja) 半導体パッケージおよびその製造方法
US20230005842A1 (en) Semiconductor package including outer conductive plate
CN110581107A (zh) 半导体封装及其制造方法
CN111725146A (zh) 电子封装件及其制法
CN106449428A (zh) 芯片封装工艺
CN112928028A (zh) 一种具有嵌入式线路的板级芯片封装方法及其封装结构
KR20210147453A (ko) 반도체 패키지 및 그 제조 방법
CN101944520B (zh) 半导体封装结构与半导体封装工艺
TW201517241A (zh) 具有偏向堆疊元件的封裝模組
CN101211792A (zh) 半导体封装件及其制法与堆叠结构
KR20200064869A (ko) 반도체 패키지 및 그것의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170222

RJ01 Rejection of invention patent application after publication