CN104752382A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。一种半导体器件包括第一半导体芯片、第二半导体芯片、导电材料和介电层，第一半导体芯片包括第一金属结构、顶面和底面；第二半导体芯片包括第二金属结构，其中，第二半导体芯片与第一半导体芯片在底面上相接合；导电材料连接第一金属结构和第二金属结构，其中，导电材料的一部分位于第一半导体芯片和第二半导体芯片的内部；介电层围绕导电材料的该一部分设置。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
使用半导体器件的电子设备对于很多现代应用是必不可少的。随着电子技术的进步，电子设备的尺寸变得越来越小同时具有更大的功能性和更多数量的集成电路。因此，电子设备内部的半导体器件还变得更密集、更小和更紧凑。对减小半导体器件的尺寸的不断需求使得必须发展更多的能够容纳在半导体器件内的集成电路。
电子行业的主要趋势是使半导体器件变得更小和更多功能。因此，半导体器件包括在半导体器件的相邻层之间电连接多个金属结构的电互连结构，以便最小化半导体器件以及电子设备的最终尺寸。电互连结构包括填充有诸如铜或铝的导电材料的多个沟槽和通孔，并且穿过半导体器件中的若干相邻层以连接相邻层之间的电路。
然而，制造电互连结构非常复杂，因为其涉及许多制造操作并且这些操作施加在包括很多不同种类的具有不同属性的材料的半导体器件上。材料之间的差异会增加制造半导体器件的复杂度并且可导致一些缺陷。这些缺陷可包括层之间的不良接合性、不良的沟槽可靠性和电互连结构的破裂或分层。这样，需要不断改善制造电互连结构的方法以解决上述问题。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：
第一半导体芯片，包括第一金属结构、第一表面、与第一表面相对的第二表面、以及包括对预定的蚀刻剂具有不同蚀刻速率的至少两个相邻层的第一绝缘层；
第二半导体芯片，包括第二金属结构且在第二表面上与第一半导体芯片相接合；
第一凹陷部分，从第一半导体芯片的第一表面延伸至第一金属结构，其中，第一凹陷部分包括第一侧壁和设置在第一金属结构上或第一金属结构内的底面；
第二凹陷部分，从第一表面延伸至第二金属结构，其中，第二凹陷部分包括第二侧壁和设置在第二金属结构上或第二金属结构内的底面；
介电层，设置在第一凹陷部分的第一侧壁和第二凹陷部分的第二侧壁上；以及
导电材料，设置在第一表面、介电层、第一金属结构的与第一凹陷部分的底面相交界的部分、以及第二金属结构的与第二凹陷部分的底面相交界的部分上，第一金属结构电连接第二金属结构。
根据本发明的一个实施例，所述至少两个相邻层围绕第一侧壁的一部分或第二侧壁的一部分。
根据本发明的一个实施例，第二凹陷部分从第一表面延伸或从第一金属结构延伸。
根据本发明的一个实施例，第一凹陷部分与第二凹陷部分连接。
根据本发明的一个实施例，第一凹陷部分设置在第二凹陷部分上方。
根据本发明的一个实施例，第一侧壁或第二侧壁包括被介电层覆盖的交错部分。
根据本发明的一个实施例，所述至少两个相邻层中的一个层相对于另一个层横向凹陷一深度。
根据本发明的一个实施例，所述至少两个相邻层包括碳化硅和黑金刚石。
根据本发明的一个实施例，导电材料的厚度介于约至约之间。
根据本发明的一个实施例，导电材料包括金、银、铜、镍、钨、铝、钯和/或它们的合金。
根据本发明的一个实施例，第一凹陷部分和第二凹陷部分呈阶梯配置。
根据本发明的另一方面，提供了一种半导体器件，包括：
第一半导体芯片，包括第一金属结构、顶面和底面；
第二半导体芯片，包括第二金属结构，其中，第二半导体芯片在底面上与第一半导体芯片相接合；
导电材料，连接第一金属结构和第二金属结构，其中，导电材料的一部分位于第一半导体芯片和第二半导体芯片的内部；以及
介电层，围绕导电材料的一部分。
根据本发明的一个实施例，介电层设置在从顶面延伸至第一金属结构的第一凹陷部分的侧壁或从顶面延伸至第二金属结构的第二凹陷部分的侧壁上。
根据本发明的一个实施例，第一半导体芯片是半导体图像传感器芯片，并且第二半导体芯片是半导体ASIC芯片。
根据本发明的一个实施例，与第一半导体芯片和第二半导体芯片相交界的底面被钝化层所围绕。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：
提供包括第一金属结构、第一表面和与第一表面相对的第二表面的第一半导体芯片；
提供包括第二金属结构的第二半导体芯片；
在第二表面上接合第一半导体芯片和第二半导体芯片；
形成包括第一侧壁和与第一金属结构的顶面共平面的第一底面的第一凹陷部分；
形成包括第二侧壁和与第二金属结构的顶面共平面的第二底面的第二凹陷部分；
在第一侧壁和第二侧壁上形成介电层；以及
在介电层、第一金属结构的顶面和第二金属结构的顶面上形成导电材料，以电连接第一金属结构和第二金属结构。
根据本发明的一个实施例，该方法还包括通过蚀刻去除第一金属结构的顶面上的介电层和第二金属结构的顶面上的介电层。
根据本发明的一个实施例，通过蚀刻形成第一凹陷部分或第二凹陷部分。
根据本发明的一个实施例，第一凹陷部分从第一表面延伸，以及第二凹陷部分从第一表面或第一金属结构的顶面延伸。
根据本发明的一个实施例，设置在第一侧壁上的介电层厚于设置在第一金属结构上的介电层。
附图说明
当结合附图进行阅读时，通过下列详细的描述和附图，可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的尺寸可以被任意地增加或减小。
图1是根据本发明的一些实施例的包括第一半导体芯片和第二半导体芯片的半导体器件的示意图。
图1A是根据本发明的一些实施例的第一半导体芯片内部的第一绝缘层的示意图。
图2是根据本发明的一些实施例的包括呈阶梯配置的第一凹陷部分和第二凹陷部分的半导体器件的示意图。
图2A是根据本发明的一些实施例的包括第一半导体芯片、第二半导体芯片和金属塞的半导体器件的示意图。
图3是根据本发明的一些实施例的制造半导体器件的方法的流程图。
图3A是根据本发明的一些实施例的提供第一半导体芯片的示意图。
图3B是根据本发明的一些实施例的提供第二半导体芯片的示意图。
图3C是根据本发明的一些实施例的接合第一半导体芯片和第二半导体芯片的示意图。
图3D是根据本发明的一些实施例的形成第一凹陷部分的示意图。
图3E是根据本发明的一些实施例的形成第二凹陷部分的示意图。
图3F是根据本发明的一些实施例的形成介电层的示意图。
图3G是根据本发明的一些实施例的去除介电层的一部分的示意图。
图3H是根据本发明的一些实施例的形成导电材料的示意图。
图4是根据本发明的一些实施例的制造半导体器件的方法的流程图。
图4A是根据本发明的一些实施例的提供第一半导体芯片的示意图。
图4B是根据本发明的一些实施例的提供第二半导体芯片的示意图。
图4C是根据本发明的一些实施例的接合第一半导体芯片和第二半导体芯片的示意图。
图4D是根据本发明的一些实施例的形成第一凹陷部分的示意图。
图4E是根据本发明的一些实施例的形成第二凹陷部分的示意图。
图4F是根据本发明的一些实施例的形成介电层的示意图。
图4G是根据本发明的一些实施例的去除介电层的一部分的示意图。
图4H是根据本发明的一些实施例的形成导电材料的示意图。
具体实施方式
通过一些操作制造半导体器件。在制造期间，在一些导电金属结构之间形成横跨半导体器件中至少两个半导体芯片的一些绝缘层的电互连结构。导电金属结构通过穿透从一个半导体芯片至另一个半导体芯片的一些沟槽或通孔而彼此互连。通过蚀刻穿过半导体芯片形成沟槽。然后，沟槽被导电材料涂覆或填充，使得导电金属结构通过涂覆或填充有导电材料的沟槽横跨半导体芯片实现电连接。
然而，半导体芯片的绝缘层包括各种类型的材料，诸如氧化硅、黑金刚石(Black(加利福尼亚州圣克拉拉的应用材料))和碳化硅等，这些材料层对预定的蚀刻剂具有不同的蚀刻速率。这样，沟槽的侧壁经历了横向蚀刻。横向蚀刻导致不平坦且粗糙的侧壁表面，因此引起对于布置在沟槽侧壁上的导电材料的不良可靠性。
下文详细讨论了本发明的实施例的制造和使用。然而，应该意识到，实施例提供了许多能够在很多具体环境中体现的可应用的发明构思。应当理解，以下公开提供了多种用于实现各种实施例的不同特征的不同实施例或实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。
下文使用特定语言公开附图示出的实施例或实例。然而，将会理解，这些实施例和实例不旨在限制。公开的实施例中的任意改变和修改以及本文中公开的任意原理的进一步应用被理解为相关现有技术中本领域的普通技术人员会经常遇到的。
此外，应该理解，可仅简要地描述器件的若干处理步骤和/或部件。并且，可以增加额外的处理步骤和/或部件，并且可以去除或改变某些下列处理步骤和/或部件，同时仍实施权利要求。因此，下列描述应该被理解为仅表示实例，并且不旨在暗示要求一个或多个步骤或部件。
此外，本发明可在各种实例中重复参考符号和/或字母。这种重复用于简化和清楚，并且其本身不表示讨论的各种实施例和/或配置之间的关系。
在本发明中，公开了具有改良的电互连结构的半导体器件。电互连结构包括凹陷部分，该凹陷部分涂覆有氧化层以提高凹陷部分的侧壁表面的光滑度，因此防止电互连结构的不良可靠性和半导体器件的产量损失。
图1是根据本发明的各种实施例的半导体器件100的示图。半导体器件100包括第一半导体芯片101-1。第一半导体芯片101-1包括第一衬底101g、第一绝缘层103-1和设置在第一绝缘层103-1内的第一金属结构102a-1。
在一些实施例中，第一半导体芯片101-1是半导体传感器芯片。在一些实施例中，通过现有技术中已知的互补金属氧化半导体(CMOS)工艺技术制造第一半导体芯片101-1以成为CMOS图像传感器(CIS)芯片。CIS芯片广泛用于数码相机应用中。CIS芯片被配置为捕捉光且将该光转化为电信号。
在一些实施例中，第一半导体芯片101-1包括位于硅衬底上方的外延(EPI)层(未示出)，并且在背面薄化操作期间去除硅衬底直到暴露出EIP层。在一些实施例中，剩余EPI的一部分。在一些实施例中，p型光敏区和n型光敏区(未分别示出)形成在剩余的外延层中。
在一些实施例中，第一半导体芯片101-1包括产生与投射在光敏区上的光的强度或亮度有关的信号的晶体管(未示出)。在一些实施例中，晶体管可为转移晶体管。然而，晶体管可为在第一半导体芯片101-1内所使用的很多类型的功能晶体管的一个实例。在一些实施例中，晶体管可包括其他晶体管，诸如重置晶体管、源极跟随晶体管或选择晶体管。第一半导体芯片101-1中所使用的所有合适的晶体管和配置完全旨在包含在实施例的范围内。
在一些实施例中，第一半导体芯片101-1的第一衬底101g包括硅、锗、镓、砷和它们的组合。在一些实施例中，第一衬底101g以包括形成在绝缘层(例如，埋氧层等)上方的一层半导体材料(例如，硅、锗等)的绝缘体上硅(SOI)的形式呈现。在一些实施例中，第一衬底101g包括多层衬底、梯度衬底、混合取向衬底、它们的任意组合等。
在一些实施例中，第一衬底101g包括形成在第一衬底102上的各种电路(未示出)。在一些实施例中，电路为适用于特定应用的任意一种类型的电路。在一些实施例中，电路包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等。在一些实施例中，电路可以是互连的以实施包括存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等的一个或多个功能。本领域的技术人员将会意识到，提供的上述实例仅为说明性目的并且不旨在将各种实施例限制在任意特定应用中。
在一些实施例中，第一绝缘层103-1为包括用于将第一绝缘层103-1内部的一些导电金属结构相互隔离的介电材料的金属间介电(IMD)层。在一些实施例中，第一绝缘层103-1包括对预定的蚀刻剂具有不同蚀刻速率的至少两个相邻层。在一些实施例中，该至少两个相邻层具有不同的材料，这些材料对预定的蚀刻剂CF4气体具有约700nm/min的不同蚀刻速率。在蚀刻操作时，在预定的蚀刻剂下以不同的速率去除这些层。在一些实施例中，该至少两个相邻层包括氧化硅层、碳化硅层和黑金刚石(Black(加利福尼亚州圣克拉拉的应用材料))层，其具有彼此不同的蚀刻速率。
在一些实施例中，第一半导体芯片101-1的第一金属结构102a-1设置在第一绝缘层103-1内。第一绝缘层103-1封装第一金属结构102a-1。在一些实施例中，第一金属结构102a-1包括金、银、铜、镍、钨、铝、钯和/或它们的合金。在一些实施例中，第一金属结构102a-1为第一半导体芯片101-1的第一金属互连件的一部分。
在一些实施例中，半导体器件100包括第二半导体芯片101-2。在一些实施例中，第一半导体芯片101-1与第二半导体芯片101-2相接合。在一些实施例中，第一半导体芯片101-1和第二半导体芯片101-2通过诸如直接接合的任意合适的接合技术接合在一起。在一些实施例中，第一半导体芯片101-1被第一半导体芯片101-1和第二半导体芯片101-2之间的界面101f接合。在一些实施例中，第一半导体芯片101-1和第二半导体芯片101-2通过金属至金属接合(例如，铜至铜接合)、电介质至电介质接合(例如，氧化物至氧化物接合)、金属至电介质接合(例如，氧化物至铜接合)、它们的任意组合等接合在一起。
在一些实施例中，界面101f位于第一半导体芯片101-1的钝化层101d和第二半导体芯片101-2的钝化层101e之间。在一些实施例中，钝化层101d和钝化层101e分别为包括氧化硅的氧化层。在一些实施例中，钝化层101d和钝化层101e分别包括氮化硅。在一些实施例中，钝化层101d和钝化层101e分别包括复合结构、混合接合、包括诸如铜的金属的接合界面、以及诸如氧化硅或氮化硅的电介质。
在一些实施例中，第二半导体芯片101-2为被配置用于特定应用的半导体应用专用集成电路(ASIC)芯片。在一些实施例中，第二半导体芯片101-2包括诸如模拟-数字转换器、数据处理单元、存储电路、偏压电路、参考电路、它们的任意组合等的若干逻辑电路。
在一些实施例中，第二半导体芯片101-2包括第二衬底101h、第二绝缘层103-2和第二金属结构102a-2。在一些实施例中，第二衬底101h包括硅、锗、镓、砷和它们的组合。在一些实施例中，第二衬底101h以绝缘体上硅(SOI)的形式呈现。在一些实施例中，第二衬底101h是多层衬底、梯度衬底、混合取向衬底、它们的任意组合等。
在一些实施例中，第二衬底101h包括各种电路(未示出)。形成在第二衬底101h上的电路被配置用于特定应用。在一些实施例中，电路可互连以实施诸如存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等的一个或多个功能。本领域的技术人员会意识到，提供的上述实例仅为说明性目的并且不旨在将各种实施例限制在任意特定应用中。
在一些实施例中，第二绝缘层103-2是包括用于将第二绝缘层103-2内部的一些导电金属结构相互隔离开的介电材料的金属间介电(IMD)层。在一些实施例中，第二绝缘层103-2包括通常用于集成电路制造中的各种介电材料。在一些实施例中，第二绝缘层103-2包括二氧化硅、氮化硅或诸如硼硅玻璃等的掺杂玻璃层。在一些实施例中，使用诸如溅射、氧化、CVD等的合适技术形成第二绝缘层103-2。
在一些实施例中，第二半导体芯片101-2的第二金属结构102a-2设置在第二绝缘层103-2内。第二绝缘层103-2封装第二金属结构102a-2。在一些实施例中，第二金属结构102a-2包括金、银、铜、镍、钨、铝、钯和/或它们的合金。在一些实施例中，第二金属结构102a-2是第二半导体芯片101-2的第一金属互连件的一部分。
在一些实施例中，第一半导体芯片101-1包括顶面101a。顶面101a包括第一凹陷部分106-1和第二凹陷部分106-2。在一些实施例中，第一凹陷部分106-1包括沿着第一凹陷部分106-1的第一侧壁103d-1。在一些实施例中，顶面101a包括从顶面101a延伸至第一金属结构102a-1的第一凹陷部分106-1。在一些实施例中，第一凹陷部分106-1从顶面101a延伸至设置在第一金属结构102a-1上或第一金属结构102a-1内的第一金属结构102a-1的一部分102b-1。在一些实施例中，第一金属结构102a-1的部分102b-1与第一凹陷部分106-1的底面共平面。在一些实施例中，第一凹陷部分106-1被配置成具有圆形横截面的圆柱形。
在一些实施例中，第一金属结构102a-1包括诸如铜的合适金属材料，其具有不同于第一衬底101g和第一绝缘层103-1的蚀刻速率(选择性)。这样，第一金属结构102a-1用作用于第一绝缘层103-1的蚀刻操作的硬掩模层。在一些实施例中，采用选择蚀刻操作来快速地蚀刻第一绝缘层103-1，同时部分地蚀刻掉第一金属结构102a-1的一部分102b-1，从而形成第一凹陷部分106-1并且在第一金属结构102a-1上或第一金属结构102a-1内形成第一凹陷部分106-1的底面。第一凹陷部分106-1的深度根据不同的应用和设计需要而改变。
在一些实施例中，第一凹陷部分106-1包括从第一半导体芯片101的顶面101a至第一金属结构102a-1的部分102b-1的深度D第一凹陷。在一些实施例中，第一凹陷部分106-1的深度D第一凹陷为约1μm至约5μm。
在一些实施例中，第一凹陷部分106-1包括第一侧壁103d-1之间的宽度W第一凹陷。在一些实施例中，第一凹陷部分106-1的宽度W第一凹陷为约5μm至12μm。
在一些实施例中，第二凹陷部分106-2从顶面101a延伸向第二金属结构102a-2。在一些实施例中，第二凹陷部分106-2穿过第一半导体芯片101-1和第二半导体芯片101-2。在一些实施例中，第二凹陷部分106-2包括被具有不同材料的第一绝缘层103-1的至少两个相邻层围绕的第二侧壁103d-2。在一些实施例中，第二金属结构102a-2的部分102b-2与第二凹陷部分106-2的底面共平面。在一些实施例中，第二凹陷部分106-2被配置成具有圆形横截面的圆柱形。
在一些实施例中，第二金属结构102a-2包括诸如铜的合适金属材料，其具有不同于第二衬底101h和第二绝缘层103-2的蚀刻速率(选择性)。这样，第二金属结构102a-2用作用于第二绝缘层103-2的蚀刻操作的硬掩模层。在一些实施例中，采用选择蚀刻操作快速地蚀刻第二绝缘层103-2，同时部分地蚀刻掉第二金属结构102a-2的部分102b-2，从而形成第二凹陷部分106-2并且在第二金属结构102a-2上或第二金属结构102a-2内形成第二凹陷部分106-2的底面。第二凹陷部分106-2的深度根据不同的应用和设计需要而改变。
在一些实施例中，第二凹陷部分106-2包括从第一半导体芯片101的顶面101a至第二金属结构102a-2的部分102b-2的深度D第二凹陷。在一些实施例中，第二凹陷部分106-2的深度D第二凹陷为约6μm至约12μm。
在一些实施例中，第二凹陷部分106-2包括第二侧壁103d-2之间的宽度W第二凹陷。在一些实施例中，第二凹陷部分106-2的宽度W第二凹陷为约5μm至12μm。
在一些实施例中，第二凹陷部分106-2包括位于被第一绝缘层103-1围绕的第二凹陷部分106-2的第二侧壁103d-2上的多个交错部分103e。因为第一绝缘层103-1包括具有不同蚀刻速率的各种类型的材料，所以该多个交错部分103e沿着第二凹陷部分106-2设置在第二侧壁103d-2上。
图1A是根据本发明的各种实施例的第二凹陷部分106-2的交错部分103e的实施例的放大图。在一些实施例中，交错部分103e被第一半导体芯片101-1的第一绝缘层103-1所围绕。在一些实施例中，第一绝缘层103-1包括相隔一间距的碳化硅层103a和黑金刚石层103b。在一些实施例中，通过蚀刻碳化硅层103a的一些和黑金刚石层103b的一些形成第二凹陷部分106-2。黑金刚石层103b对预定的蚀刻剂CF4的蚀刻速率比碳化硅层103a对预定的蚀刻剂CF4的蚀刻速率快700nm/min。
由于碳化硅层103a和黑金刚石层103b的蚀刻速率的不同，所以，第一绝缘层103-1的第二侧壁103d-2包括沿着第二凹陷部分106-2的第二侧壁103d-2设置的多个交错部分103e。在一些实施例中，黑金刚石层103b相对于碳化硅层103a横向凹陷一深度，该深度为如图1A所示的长度l交错。在一些实施例中，被黑金刚石层103b所围绕的交错部分103e向第一绝缘层103-1的外部103f横向缩进。碳化硅层103a所围绕的交错部分103e向第二凹陷部分106-2横向突出。在一些实施例中，从黑金刚石层103b突出的碳化硅层103a具有介于约46nm至约76nm之间的长度l交错。在一些实施例中，长度l交错介于约40nm至约80nm之间。
再参照图1，在一些实施例中，介电层104设置在第一半导体芯片101-1的顶面101a、第一凹陷部分106-1的第一侧壁103d-1和第二凹陷部分106-2的第二侧壁103d-2上。在一些实施例中，介电层104的一些部分设置在交错部分103e内。在一些实施例中，介电层104未覆盖第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2。在一些实施例中，介电层104是包括等离子体增强氧化物(PEOX)的氧化层。在一些实施例中，介电层104包括诸如二氧化硅的非导电材料。在一些实施例中，使用诸如溅射、氧化等的合适技术形成介电层104。
在一些实施例中，导电材料105覆盖介电层104、第一半导体芯片101-1中的第一金属结构102a-1的部分102b-1和第二半导体芯片101-2中的第二金属结构102a-2的部分102b-2。在一些实施例中，第一半导体芯片101-1的第一金属结构102a-1被配置为电连接第二半导体芯片101-2中的第二金属结构102a-2。这样，第一金属结构102a-1沿着导电材料105电连接第二金属结构102a-2。在一些实施例中，导电材料105通过电镀或溅射等涂覆在介电层104、第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2上。导电材料105是包括金、银、铜、镍、钨、铝、钯和/或它们的合金的金属涂层。在一些实施例中，导电材料105的厚度T导电介于约至之间。
图2是根据本发明的各种实施例的半导体器件100的示图。在一些实施例中，半导体器件100包括第一半导体芯片101-1和第二半导体芯片101-2。第一半导体芯片101-1包括顶面101a、第一绝缘层103-1和第一金属结构102a-1。第二半导体芯片101-2包括第二绝缘层103-2和第二金属结构102a-2。
在一些实施例中，第一半导体芯片101-1是CMOS图像传感器芯片，并且第二半导体芯片101-2是ASIC芯片。第一半导体芯片101-1通过第一半导体芯片101-1和第二半导体芯片101-2之间的界面101f与第二半导体芯片101-2相接合。在一些实施例中，第一半导体芯片101-1包括用于电连接第二半导体芯片101-2中的第二金属结构102a-2的第一金属结构102a-1。第一半导体芯片101-1包括第一绝缘层103-1，其包括对预定的蚀刻剂具有不同蚀刻速率的至少两个相邻层。
在一些实施例中，第一半导体芯片101-1包括顶面101a。顶面101a包括第一凹陷部分106-1。第一凹陷部分106-1从顶面101a延伸至第一金属结构102a-1的部分102b-1。在一些实施例中，第一凹陷部分106-1包括沿着第一凹陷部分106-1的第一侧壁103d-1和设置在第一金属结构102a-1上或第一金属结构102a-1内的底面。
在一些实施例中，第一金属结构102a-1包括诸如铜的合适金属材料，其具有不同于第一衬底101g和第一绝缘层103-1的蚀刻速率(选择性)。这样，第一金属结构102a-1用作用于第一绝缘层103-1的蚀刻操作的硬掩模层。在一些实施例中，采用选择蚀刻操作快速蚀刻第一绝缘层103-1，同时部分地蚀刻掉第一金属结构102a-1的部分102b-1，从而形成具有第一侧壁103d-1的第一凹陷部分106-1。第一凹陷部分106-1的深度根据不同的应用和设计需要而改变。
在一些实施例中，第二凹陷部分106-2从第一金属结构102a-1的部分102b-1延伸至第二金属结构的部分102b-2。在一些实施例中，第二凹陷部分106-2包括沿着第二凹陷部分106-2的第二侧壁103d-2和设置在第二金属结构102a-2上或第二金属结构102a-2内的底面。第二凹陷部分106-2穿过第一半导体芯片101-1和第二半导体芯片101-2。
在一些实施例中，第二金属结构102a-2包括诸如铜的合适金属材料，其具有不同于第二衬底101h和第二绝缘层103-2的蚀刻速率(选择性)。这样，第二金属结构102a-2用作用于第二绝缘层103-2的蚀刻操作的硬掩模层。在一些实施例中，采用选择蚀刻操作快速地蚀刻第二绝缘层103-2，同时部分地蚀刻掉第二金属结构102a-2的部分102b-2，从而形成具有第二侧壁103d-2的第二凹陷部分106-2并且在第二金属结构102a-2上或第二金属结构102a-2内形成第二凹陷部分106-2的底面。第二凹陷部分106-2的深度根据不同的应用和设计需要而改变。
在一些实施例中，第一凹陷部分106-1和第二凹陷部分106-2呈阶梯配置。第一侧壁103d-1和第二侧壁103d-2呈从第一半导体芯片101-1的顶面101a向第二金属结构102a-2的多个阶梯。在一些实施例中，第一凹陷部分106-1的第一宽度W凹陷-1大于第二凹陷部分106-2的第二宽度W凹陷-2。
在一些实施例中，第一半导体芯片101-1的第一绝缘层103-1环绕的第一侧壁103d-1包括多个交错部分103e。因为第一绝缘层103-1包括具有不同蚀刻速率的各种类型的材料，所以，多个交错部分103e沿着第一绝缘层103-1环绕的第一凹陷部分106-1设置在第一侧壁103d-1上。
在一些实施例中，介电层104覆盖第一半导体芯片101-1的顶面101a、第一凹陷部分106-1的第一侧壁103d-1和第二凹陷部分106-2的第二侧壁103d-2。在一些实施例中，介电层104未覆盖第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2。在一些实施例中，介电层104的一些部分设置在多个交错部分103e中。在一些实施例中，介电层104是非导电涂层，其为符合第一凹陷部分106-1和第二凹陷部分106-2的轮廓的阶梯配置。
在一些实施例中，导电材料105覆盖介电层104、第一半导体芯片101-1中的第一金属结构102a-1的部分102b-1和第二半导体芯片101-2中的第二金属结构102a-2的部分102b-2，使得第一金属结构102a-1电连接第二金属结构102a-2。在一些实施例中，导电材料105是金属涂层，其以阶梯配置共形地位于介电层104、部分102b-1和部分102b-2上方。
在一些实施例中，导电材料105是以图2A的阶梯配置设置在第一凹陷部分106-1和第二凹陷部分106-2中且填充第一凹陷部分106-1和第二凹陷部分106-2的金属塞。在一些实施例中，金属塞通过电镀设置在介电层104、第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2上。在一些实施例中，金属塞包括金、银、铜、镍、钨、铝、钯和/或它们的合金。
在本发明中，还公开了一种制造半导体器件的方法。在一些实施例中，通过方法200或300形成半导体器件。方法200或方法300包括多个操作并且描述和示出不被视为限制操作的顺序。
图3是制造半导体器件的方法200的流程图。方法200包括多个操作(201、202、203、204、205、206、207和208)。
在操作201中，如图3A所示，提供了第一半导体芯片101-1。第一半导体芯片101-1包括第一半导体芯片101-1内部的第一金属结构102a-1和顶面101a。在一些实施例中，第一半导体芯片101-1包括第一绝缘层103-1，其包括诸如碳化硅、黑金刚石等的具有不同蚀刻速率的各种类型的材料。
在一些实施例中，第一半导体芯片101-1包括与第一半导体芯片101-1的顶面101a相对设置的钝化层101d。在一些实施例中，通过现有技术中已知的互补金属氧化物半导体(CMOS)工艺技术制造第一半导体芯片101-1以变成CMOS图像传感器(CIS)芯片。
在操作202中，如图3B中所示，提供了第二半导体芯片101-2。在一些实施例中，第二半导体芯片101-2是ASIC芯片。在一些实施例中，第二半导体芯片101-2包括第二半导体芯片101-2内部的第二金属结构102a-2。第二半导体芯片101-2包括第二绝缘层103-2和钝化层101e。钝化层101e邻近界面101f以与第一半导体芯片101-1相接合。
在操作203中，如图3C所示，第一半导体芯片101-1与第二半导体芯片101-2相接合。在一些实施例中，通过诸如直接接合的任意合适的接合技术将第一半导体芯片101-1与第二半导体芯片101-2接合在一起。在一些实施例中，第一半导体芯片101-1与第二半导体芯片101-2通过第一半导体芯片101-1的钝化层101d与第二半导体芯片101-2的钝化层101e之间的界面101f接合在一起。在一些实施例中，第一半导体芯片101-1通过诸如铜-氮氧化硅(Cu-SiON)接合工艺的合适金属-电介质接合技术与第二半导体芯片101-2相接合。
在操作204中，如图3D中所示，形成了第一凹陷部分106-1。从第一半导体芯片101-1的顶面101a向第一金属结构102a-1形成第一凹陷部分106-1，使得暴露出第一金属结构102a-1的部分102b-1。第一凹陷部分106-1包括第一侧壁103d-1和与第一金属结构102a-1的部分102b-1共平面的底面。第一凹陷部分106-1被第一绝缘层103-1所围绕。在一些实施例中，第一凹陷部分106-1的底面设置在第一金属结构102a-1上或第一金属结构102a-1内。
在一些实施例中，通过蚀刻第一绝缘层103-1而形成第一凹陷部分106-1。蚀刻是一种通过诸如CF4的预定的蚀刻剂选择性地溶解和去除一种或多种材料的操作。通过诸如经光刻图案化的光刻胶的掩模材料防止蚀刻第一绝缘层103-1的一些以形成第一凹陷部分106-1。根据蚀刻操作花费的时间和使用的蚀刻剂的类型形成第一凹陷部分106-1。在一些实施例中，二氧化硅的蚀刻速率是3μm/min，即，每分钟蚀刻掉3μm厚度的二氧化硅。在一些实施例中，通过诸如反应离子蚀刻(RIE)或其他干蚀刻、各向异性湿蚀刻、任意其他合适的各向异性蚀刻等的合适沉积和光刻技术形成第一凹陷部分106-1。
在操作205中，如图3E中所示，形成第二凹陷部分106-2。在一些实施例中，从顶面101a至第二金属结构102a-2的部分102b-2形成第二凹陷部分106-2。第二凹陷部分106-2从第一半导体芯片101-1至第二半导体芯片101-2。在一些实施例中，第二凹陷部分106-2包括第二侧壁103d-2和与第二金属结构102a-2的部分102b-2共平面的底面。在一些实施例中，第二凹陷部分106-2的底面设置在第二金属结构102a-2上或第二金属结构102a-2内。在一些实施例中，第二凹陷部分106-2被第一绝缘层103-1所围绕。第二凹陷部分106-2从第一半导体芯片101-1的顶面101a延伸向第二半导体芯片101-2的第二金属结构102a-2，使得暴露出第二金属结构102a-2的部分102b-2。
在一些实施例中，通过蚀刻第一绝缘层103-1形成第二凹陷部分106-2。蚀刻操作之后，在第一绝缘层103-1所围绕的第二凹陷部分106-2的第二侧壁103d-2上形成多个交错部分103e，因为第一绝缘层103-1包括对预定的蚀刻剂具有不同蚀刻速率的各种类型的材料。这样，侧壁103d-1沿着第二凹陷部分106-2向第二金属结构102a-2具有不平坦的和粗糙的表面。
在操作206中，如图3F中所示，形成介电层104。在一些实施例中，介电层104涂覆在第一半导体芯片101-1的顶面101a、第一凹陷部分106-1的第一侧壁103d-1、第二凹陷部分106-2的第二侧壁103d-2、第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2上。在一些实施例中，介电层104是包括诸如二氧化硅的非导电材料的涂层。在一些实施例中，介电层104覆盖且填充交错部分103e以使第二凹陷部分106-2的第二侧壁103d-2的粗糙表面光滑。
在操作207中，如图3G中所示，去除了位于第一金属结构101-1的部分102b-1和第二金属结构101-2的部分102b-2上的介电层104的一些部分。因为图案化的光刻胶未覆盖介电层104的一些部分，所以，通过预定的蚀刻剂的蚀刻溶解和去除介电层104的这些未覆盖部分，因此，暴露出第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2。
在操作208中，如在图3H中所示，导电材料105形成在介电层104、第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2上。在一些实施例中，通过电镀或溅射形成导电材料105。然后，第一金属结构102a-1通过穿过顶面101a、第一凹陷部分106-1至第二凹陷部分106-2的导电材料105电连接至第二金属结构102a-2。在一些实施例中，导电材料105包括金、银、铜、镍、钨、铝、钯和/或它们的合金。
图4是一种制造半导体器件的方法300的实施例。方法300包括多个操作(301、302、303、304、305、306、307和308)。在一些实施例中，图3A至图3C中的操作201-203与图4A至图4C中的操作301-303相似。
在操作304中，如在图4D中所示，形成第一凹陷部分106-1。从第一半导体芯片101-1的顶面101a向第一金属结构102a-1形成第一凹陷部分106-1，使得暴露出第一金属结构102a-1的部分102b-1。在一些实施例中，第一凹陷部分106-1包括第一侧壁103d-1和与第一金属结构102a-1的部分102b-1共平面的底面。在一些实施例中，第一凹陷部分106-1的底面设置在第一金属结构102a-1上或第一金属结构102a-1内。在一些实施例中，第一绝缘层103-1围绕第一凹陷部分106-1。
在一些实施例中，通过蚀刻第一绝缘层103-1形成第一凹陷部分106-1。蚀刻是一种通过预定的蚀刻剂选择性地溶解和去除一种或多种类型的材料的操作。通过诸如经光刻图案化的光刻胶的掩模材料防止蚀刻第一绝缘层103-1的一些以形成第一凹陷部分106-1。根据蚀刻操作花费的时间和使用的蚀刻剂的类型而形成第一凹陷部分106-1。在一些实施例中，通过诸如反应离子蚀刻(RIE)或其他干蚀刻、各向异性湿蚀刻、任意其他合适的各向异性蚀刻等的合适沉积和光刻技术形成第一凹陷部分106-1。
在一些实施例中，在蚀刻操作之后，在第一绝缘层103-1围绕的第一凹陷部分106-1的第一侧壁103d-1上形成多个交错部分103e，因为第一绝缘层103-1包括对预定的蚀刻剂具有不同蚀刻速率的各种类型的材料。这样，第一侧壁103d-1具有沿着第一凹陷部分106-1的不平坦的且粗糙的表面。
在操作305中，如图4E中所示，形成第二凹陷部分106-2。在一些实施例中，从第一金属结构102a-1的部分102b-1至第二金属结构102a-2的部分102b-2形成第二凹陷部分106-2，使得暴露出部分102b-2。在一些实施例中，通过蚀刻第一绝缘层103-1和第二绝缘层103-2形成第二凹陷部分106-2。第二凹陷部分106-2穿过第一半导体芯片101-1至第二半导体芯片101-2。第二凹陷部分106-2从第一凹陷部分106-1的底面延伸向第二金属结构102a-2。
在一些实施例中，第二凹陷部分106-2包括第二侧壁103d-2和与第二金属结构102a-2的部分102b-2共平面的底面。在一些实施例中，第二凹陷部分106-2的底面设置在第二金属结构102a-2上或第二金属结构102a-2内。在一些实施例中，第一凹陷部分106-1连接在第二凹陷部分106-2内。在一些实施例中，第一凹陷部分106-1设置在第二凹陷部分106-2上方。在一些实施例中，第二凹陷部分106-2被第一绝缘层103-1和第二绝缘层103-2所围绕。
在操作306中，如在图4F中所示，形成介电层104。在一些实施例中，介电层104涂覆在第一半导体芯片101-1的顶面101a、第一凹陷部分106-1的第一侧壁103d-1、第二凹陷部分106-2的第二侧壁103d-2、第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2上。在一些实施例中，介电层104是包括诸如二氧化硅的非导电材料的涂层。在一些实施例中，介电层104覆盖且填充交错部分103e以使第一凹陷部分106-1的第一侧壁103d-1的粗糙表面光滑。
在操作307中，如图4G中所示，去除了位于第一金属结构101-1的部分102b-1和第二金属结构101-2的部分102b-2上的介电层104的一些部分。在一些实施例中，通过蚀刻溶解和去除介电层104的一些部分，使得然后暴露出第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2。
在操作308中，如在图4H中所示，导电材料105形成在介电层104、第一金属结构102a-1的部分102b-1和第二金属结构102a-2的部分102b-2上。在一些实施例中，通过电镀或溅射形成导电材料105。然后，第一金属结构102a-1通过穿过顶面101a、第一凹陷部分106-1至第二凹陷部分106-2的导电材料105电连接至第二金属结构102a-2。在一些实施例中，导电材料105包括金、银、铜、镍、钨、铝、钯和/或它们的合金。
在一些实施例中，半导体器件包括第一半导体芯片、第二半导体芯片、第一凹陷部分、第二凹陷部分、介电层和导电材料，第一半导体芯片包括第一金属结构、第一表面、与第一表面相对的第二表面、以及包括对预定的蚀刻剂具有不同蚀刻速率的至少两个相邻层的第一绝缘层；第二半导体芯片包括第二金属结构且在第二表面上与第一半导体芯片相接合；第一凹陷部分从第一半导体芯片的第一表面延伸至第一金属结构，其中，第一凹陷部分包括第一侧壁和设置在第一金属结构上或第一金属结构内的底面；第二凹陷部分延伸至第二金属结构，其中，第二凹陷部分包括第二侧壁和设置在第二金属结构上或第二金属结构内的底面；介电层设置在第一凹陷部分的第一侧壁和第二凹陷部分的第二侧壁上；以及导电材料设置在第一表面、介电层、第一金属结构的与第一凹陷部分的底面相交界的部分以及第二金属结构的与第二凹陷部分的底面相交界的部分，第一金属结构电连接第二金属结构。
在一些实施例中，至少两个相邻层围绕第一侧壁的一部分或第二侧壁的一部分。在一些实施例中，第二凹陷部分从第一表面或从第一金属结构延伸。在一些实施例中，第一凹陷部分与第二凹陷部分连接。在一些实施例中，第一凹陷部分设置在第二凹陷部分之上。在一些实施例中，第一侧壁或第二侧壁包括被介电层覆盖的交错部分。在一些实施例中，至少两个相邻层中的一个层相对于另一个层横向凹陷一深度。在一些实施例中，至少两个相邻层包括碳化硅和黑金刚石。在一些实施例中，导电材料的厚度介于约至约之间。在一些实施例中，导电材料包括金、银、铜、镍、钨、铝、钯和/或它们的合金。在一些实施例中，第一凹陷部分和第二凹陷部分呈阶梯配置。
在一些实施例中，半导体器件包括第一半导体芯片、第二半导体芯片、导电材料和介电层，第一半导体芯片包括第一金属结构、顶面和底面；第二半导体芯片包括第二金属结构，其中，第二半导体芯片在该底面上与第一半导体芯片相接合；导电材料连接第一金属结构和第二金属结构，其中，导电材料的一部分位于第一半导体芯片和第二半导体芯片的内部；以及介电层围绕导电材料的一部分。
在一些实施例中，介电层设置在从顶面延伸至第一金属结构的第一凹陷部分的侧壁上的介电层或从顶面延伸至第二金属结构的第二凹陷部分的侧壁上的介电层。在一些实施例中，第一半导体芯片是半导体图像传感器芯片且第二半导体芯片是半导体ASIC芯片。在一些实施例中，与第一半导体芯片和第二半导体芯片相交界的底面被钝化层所围绕。
在一些实施例中，制造半导体器件的方法包括：提供包括第一金属结构、第一表面和与第一表面相对的第二表面的第一金属结构的第一半导体芯片；提供包括第二金属结构的第二半导体芯片；在第二表面上接合第一半导体芯片和第二半导体芯片；形成包括第一侧壁和与第一金属结构的顶面共平面的第一底面的第一凹陷部分；形成包括第二侧壁和与第二金属结构的顶面共平面的第二底面的第二凹陷部分；在第一侧壁和第二侧壁上形成介电层；以及在介电层、第一金属结构的顶面和第二金属结构的顶面上形成导电材料，以电连接第一金属结构和第二金属结构。
在一些实施例中，该方法还包括通过蚀刻去除第一金属结构的顶面上的介电层和第二金属结构的顶面上的介电层。在一些实施例中，通过蚀刻形成第一凹陷部分和第二凹陷部分。在一些实施例中，第一凹陷部分从第一表面延伸，以及第二凹陷部分从第一表面或第一金属结构的顶面延伸。在一些实施例中，设置在第一侧壁上的介电层厚于设置在第一金属结构上的介电层。
在上述实例和描述中已充分描述了本发明的方法和特征。应当理解，在不背离本发明的精神的情况下所进行的任意修改或变化旨在包含在本发明的保护范围内。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域的技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结构的工艺、机器、制造、材料组分、装置、方法或步骤本发明可以被使用。
因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种半导体器件，包括：
第一半导体芯片，包括第一金属结构、第一表面、与所述第一表面相对的第二表面、以及包括对预定的蚀刻剂具有不同蚀刻速率的至少两个相邻层的第一绝缘层；
第二半导体芯片，包括第二金属结构且在所述第二表面上与所述第一半导体芯片相接合；
第一凹陷部分，从所述第一半导体芯片的所述第一表面延伸至所述第一金属结构，其中，所述第一凹陷部分包括第一侧壁和设置在所述第一金属结构上或所述第一金属结构内的底面；
第二凹陷部分，从所述第一表面延伸至所述第二金属结构，其中，所述第二凹陷部分包括第二侧壁和设置在所述第二金属结构上或所述第二金属结构内的底面；
介电层，设置在所述第一凹陷部分的所述第一侧壁和所述第二凹陷部分的所述第二侧壁上；以及
导电材料，设置在所述第一表面、所述介电层、所述第一金属结构的与所述第一凹陷部分的所述底面相交界的部分、以及所述第二金属结构的与所述第二凹陷部分的所述底面相交界的部分上，所述第一金属结构电连接所述第二金属结构。
2.根据权利要求1所述的半导体器件，其中，所述至少两个相邻层围绕所述第一侧壁的一部分或所述第二侧壁的一部分。
3.根据权利要求1所述的半导体器件，其中，所述第二凹陷部分从所述第一表面延伸或从所述第一金属结构延伸。
4.根据权利要求1所述的半导体器件，其中，所述第一凹陷部分与所述第二凹陷部分连接。
5.根据权利要求1所述的半导体器件，其中，所述第一凹陷部分设置在所述第二凹陷部分上方。
6.根据权利要求1所述的半导体器件，其中，所述第一侧壁或所述第二侧壁包括被所述介电层覆盖的交错部分。
7.一种半导体器件，包括：
第一半导体芯片，包括第一金属结构、顶面和底面；
第二半导体芯片，包括第二金属结构，其中，所述第二半导体芯片在所述底面上与所述第一半导体芯片相接合；
导电材料，连接所述第一金属结构和所述第二金属结构，其中，所述导电材料的一部分位于所述第一半导体芯片和所述第二半导体芯片的内部；以及
介电层，围绕所述导电材料的所述一部分。
8.根据权利要求7所述的半导体器件，其中，所述介电层设置在从所述顶面延伸至所述第一金属结构的第一凹陷部分的侧壁或从所述顶面延伸至所述第二金属结构的第二凹陷部分的侧壁上。
9.一种制造半导体器件的方法，包括：
提供包括第一金属结构、第一表面和与所述第一表面相对的第二表面的第一半导体芯片；
提供包括第二金属结构的第二半导体芯片；
在所述第二表面上接合所述第一半导体芯片和所述第二半导体芯片；
形成包括第一侧壁和与所述第一金属结构的顶面共平面的第一底面的第一凹陷部分；
形成包括第二侧壁和与所述第二金属结构的顶面共平面的第二底面的第二凹陷部分；
在所述第一侧壁和所述第二侧壁上形成介电层；以及
在所述介电层、所述第一金属结构的所述顶面和所述第二金属结构的所述顶面上形成导电材料，以电连接所述第一金属结构和所述第二金属结构。
10.根据权利要求9所述的方法，还包括通过蚀刻去除所述第一金属结构的所述顶面上的所述介电层和所述第二金属结构的所述顶面上的所述介电层。
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