CN104681070A - 存储器和包括存储器的存储模块 - Google Patents

存储器和包括存储器的存储模块 Download PDF

Info

Publication number
CN104681070A
CN104681070A CN201410254358.7A CN201410254358A CN104681070A CN 104681070 A CN104681070 A CN 104681070A CN 201410254358 A CN201410254358 A CN 201410254358A CN 104681070 A CN104681070 A CN 104681070A
Authority
CN
China
Prior art keywords
data
storage unit
command signal
reception unit
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410254358.7A
Other languages
English (en)
Other versions
CN104681070B (zh
Inventor
宋清基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104681070A publication Critical patent/CN104681070A/zh
Application granted granted Critical
Publication of CN104681070B publication Critical patent/CN104681070B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1441—Resetting or repowering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G06F11/201—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media between storage system components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2017—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where memory access, memory control or I/O control functionality is redundant
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1456—Hardware arrangements for backup

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Power Sources (AREA)

Abstract

一种存储单元，包括：第一数据传送/接收单元，适于经由用于与主机通信的第一数据总线来传送/接收数据；第二数据传送/接收单元，适于经由用于数据备份的第二数据总线来传送/接收数据；以及控制单元，适于根据主机中是否发生电力故障来控制第一数据传送/接收单元和第二数据传送/接收单元是被激活还是被去激活。

Description

存储器和包括存储器的存储模块
相关申请的交叉引用
本申请要求2013年11月27日提交的申请号为10-2013-0145207的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种存储单元、存储模块和存储器件。
背景技术
存储模块通常适用于在数据处理***中储存数据，数据处理***诸如个人计算机(PC)、工作站、服务器计算机、通信***等。数据处理***具有在其中的模块板上的多个存储芯片。
存储模块的代表性类型包括：带寄存器的双列直插式存储模块(Registered DualIn-Line Memory Module，RDIMM)和低负载的双列直插式存储模块(Load-ReducedDual In-Line Memory Module，LRDIMM)。以下参照图1和图2来描述这些。
图1说明典型的RDIMM型存储模块100。图1也示出主机中的存储器控制器1，其将数据传送至存储模块100和从存储模块1000接收数据，以及将用于控制存储模块100的地址ADDR、时钟CLK和命令CMD提供给存储模块100。
参见图1，RDIMM型存储模块100包括寄存器110和存储单元120_0至120_7。寄存器110缓冲并传送来自存储器控制器1的命令CMD、地址ADDR和时钟CKL至存储单元120_0至120_7。数据直接在存储器控制器1和存储单元120_0至120_7之间传送，而没有寄存器110的介入。
图2说明典型的LRDIMM-型的存储模块200。图2也示出主机中的存储器控制器2，其将数据传送至存储模块200和从存储模块200中接收数据，以及将用于控制存储模块200的地址ADDR、时钟CLK和命令CMD提供给存储模块200。
参见图2，LRDIMM型存储模块200包括存储缓冲器210和存储单元220_0至220_7。存储缓冲器210缓冲并传送来自存储器控制器2的命令CMD、地址ADDR和时钟CLK至存储单元220_0至220_7。此外，存储缓冲器210缓冲并传送存储器控制器2和存储单元220_0至220_7之间的数据。与图1中所示的寄存器110相比，存储缓冲器210具有缓冲并传送存储器控制器2和存储单元220_0至220_7之间的数据的额外功能。
利用具有缓冲数据的额外功能的存储缓冲器210，LRDIMM型存储模块200与RDIMM型存储块100相比，可以允许/支持更多个逻辑等级、实现更快的响应速率、以及更低的功耗。在***具有巨大的内部存储容量时，LRDIMM型存储模块200的优势会是显著的。然而，LRDIMM型存储模块200具有高制造成本的缺点，比RDIMM型存储模块100的制造成本高20％。
发明内容
本发明的实施例涉及包括存储器件的存储单元和存储模块，所述存储器件可以采用低制造成本来处理电力故障。
根据本发明的一个实施例，一种存储单元可以包括：第一数据传送/接收单元，适于经由用于与主机通信的第一数据总线来传送/接收数据；第二数据传送/接收单元，适于经由用于数据备份的第二数据总线来传送/接收数据；以及控制单元，适于根据主机中是否发生电力故障来控制第一数据传送/接收单元和第二数据传送/接收单元被激活还是被去激活。
根据本发明的另一个实施例，一种存储模块可以包括：易失性存储器，适于经由第一数据总线与主机通信，并且经由第二数据总线传送并接收备份数据；非易失性存储器，适于在主机中发生电力故障时，备份经由第二数据总线传送的易失性存储器中的数据；以及应急电源，适于：在主机中发生电力故障时，为将易失性存储器中的数据备份至非易失性存储器中供应电力。
根据本发明的另一个实施例，一种存储模块可以包括：命令接收单元，适于接收多个命令信号；命令解码单元，适于将经由命令接收单元接收的命令信号解码，以产生内部设定命令信号、内部设定复位命令信号、以及多个内部命令信号；以及设定电路，适于响应于内部设定命令信号而执行设定操作，以及响应于内部设定复位命令信号而将设定值初始化。
根据本发明的另一个实施例，一种存储模块可以包括：第一数据接口单元，适于经由第一数据总线与主机通信数据；第二数据接口单元，适于经由用于在主机不稳定的电力状态期间的数据备份操作的第二数据总线与数据备份单元通信数据；以及控制单元，适于在被不稳定的电力状态激活时选择性地将第一数据接口单元和第二数据接口激活。
根据本发明的另一个实施例，一种存储模块可以包括：易失性存储器，适于在正常电力状态期间经由第一数据总线与主机通信数据，并且在主机的不稳定的电力状态期间经由第二数据总线与数据备份单元通信数据；数据备份单元，用于在不稳定的电力状态期间，利用二次电力来备份经由第二数据总线传送的数据；以及控制单元，适于检测不稳定的电力状态，供应二次电力，以及根据不稳定的电力状态经由第一数据总线和第二数据总线而选择性地激活数据通信。
附图说明
图1说明典型的带寄存器的双列直插式存储模块(RDIMM)100。
图2说明典型的低负载的双列直插式存储模块(LRDIMM)200。
图3说明根据比较性实例的存储模块300。
图4说明根据本发明的实施例的存储模块400。
图5说明图4中所示的存储单元420_0。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
图3说明根据比较性实例的存储模块300。
图3示出采用LRDIMM方案的非易失性双列直插式存储模块(NVDIMM)300。NVDIMM300通过将存储单元320_0至320_7中的数据备份至非易失性存储器340(诸如快闪存储器)，即使在不稳定的电力状态下也能保证数据稳定性。图3也示出主机中的存储器控制器3将数据传送至存储模块300和从存储模块300接收数据，以及将用于控制存储模块300的地址ADDR、时钟CLK和命令CMD提供给存储模块300。
参见图3，存储模块300可以包括：模块控制器310、存储单元320_0至320_7、非易失性存储器控制器330、非易失性存储器340、应急电源350和电力故障检测器360。
当主机电力HOST_VDD和/或HOST_VSS被正常地供应至存储模块300，如在正常电力状态下时，模块控制器310可以如同以上参照图2所述的存储缓冲器210来操作。当主机的电力供应力HOST_VDD和/或HOST_VSS处于正常电力状态下时，模块控制器310可以在存储器控制器3和存储单元320_0至320_7之间缓冲并传送命令CMD、地址ADDR、以及时钟CLK。此外，模块控制器310可以在存储器控制器3和存储单元320_0至320_7之间缓冲并传送数据。
当电力故障检测器360检测出不稳定的主机电力HOST_VDD和/或HOST_VSS时，即当电力故障检测器360检测出从主机供应的电力电压HOST_VDD和/或接地电压HOST_VSS不稳定时，电力故障检测器360关闭主机电力HOST_VDD和/或HOST_VSS至存储模块300的供应，并且控制存储模块300利用应急电源350的电力来操作。应急电源350可以由具有大容量的电容器形成。例如，应急电源350可以由超级电容器形成。应急电源350可以供应用于存储单元320_0至320_7的数据被备份至非易失性存储器340的应急电源。此外，电源故障检测器360可以通知模块控制器310检测出的不稳定的电力状态。
根据有关主机电力HOST_VDD和/或HOST_VSS中的不稳定的电力状态的通知的接收，模块控制器310控制储存在存储单元320_0至320_7中的数据被备份至非易失性存储器340中。具体地，模块控制器310通过其本身产生控制信号(诸如命令CMD和地址ADDR)，将产生的控制信号施加至存储单元320_0至320_7以读取出储存在存储单元320_0至320_7中的全部的数据，以及控制非易失性存储器控制器330以将从存储单元320_0至320_7读取出的数据储存在非易失性存储器340中。非易失性存储器控制器330可以控制非易失性存储器340来将从模块控制器310传送的读取出的数据储存在非易失性存储器340中。
在不稳定的电力状态下的非易失性存储器340的备份数据可以在主机电力HOST_VDD和/或HOST_VSS恢复成正常电力状态之后被返回至存储单元320_0至320_7。
NVDIMM在主机电力HOST_VDD和/或HOST_VSS不稳定的电力状态下需要保证用于数据备份的存储单元320_0至320_7的操作。例如，即使存储器控制器3由于主机电力HOST_VDD和/或HOST_VSS的不稳定的电力状态而操作异常，也能保证存储单元320_0至320_7正常地操作。当存储器控制器3操作异常时，例如当电源未被供应至存储器控制器3时，总线(与用于传送时钟CLK、命令CMD、数据和地址ADDR的存储器控制器3耦接)可以具有不稳定的电压电平，诸如浮置或接地。当这种不稳定的总线与存储单元320_0至320_7直接耦接时，不可保证存储单元320_0至320_7的正常操作。因此，NVDIMM典型地用LRDIMM方案来实施，LRDIMM方案经由存储模块300中的模块控制器310来缓冲与存储单元320_0至320_7耦接的全部总线的数据。然而，如上所述，LRDIMM型存储模块具有高制造成本的缺点，且因此需要用RDIMM方案来实施NVDIMM以克服LRDIMM方案的缺点。
图4说明根据本发明的实施例的存储模块400。图4示出用RDIMM方案实施的非易失性双列直插式存储模块(NVDIMM)400。图4也示出主机中的存储器控制器4将数据传送至存储模块400和从存储模块400接收数据，以及将用于控制存储模块400的地址ADDR、时钟CLK和命令CMD提供给存储模块400。
参见图4，存储模块400可以包括：模块控制器410、存储单元420_0至420_7、非易失性存储器控制器430、非易失性存储器440、应急电源450以及电力故障检测器460。
当主机电力HOST_VDD和/或HOST_VSS处于正常电力状态时，模块控制器410和存储模块400可以分别如以上参照图1所述的寄存器110和RDIMM100来操作。当主机的电力供应力HOST_VDD和/或HOST_VSS处于正常电力状态时，模块控制器410可以缓冲并传送来自存储器控制器4的命令CMD、地址ADDR和时钟CLK，经由总线401和403至存储单元420_0至420_7。此外，当主机的电力供应力HOST_VDD和/或HOST_VSS处于正常电力状态时，存储单元420_0至420_7可以经由第一数据总线402与存储器控制器4直接通信数据。
当电力故障检测器460检测出主机电力HOST_VDD和/或HOST_VSS的不稳定的电力状态时，即当电力故障检测器460检测出从主机供应的电力电压HOST_VDD和/或接地电压HOST_VSS不稳定时，电力故障检测器460关闭主机电力HOST_VDD和/或HOST_VSS至存储模块400的供应，并且控制存储模块400通过利用应急电源450的电力来操作。应急电源450可以由具有大容量的电容器形成。例如，应急电源450可以由超级电容器形成。应急电源450可以为存储单元420_0至420_7的数据被备份至非易失性存储器440中而供应应急电源。此外，电力故障检测器460可以通知模块控制器410检测出的不稳定的电力状态。
根据关于主机电力HOST_VDD和/或HOST_VSS不稳定的电力状态的通知的接收，模块控制器410可以通知存储单元420_0至420_7主机电力HOST_VDD和/或HOST_VSS不稳定的电力状态。此外，电力故障检测器460可以直接通知存储单元420_0至420_7主机电力HOST_VDD和/或HOST_VSS的不稳定的电力状态。当存储单元420_0至420_7被通知主机电力HOST_VDD和/或HOST_VSS不稳定的电力状态时，存储单元420_0至420_7可以停止经由第一数据总线402的数据通信，并且使用第二数据总线404。换言之，存储单元420_0至420_7可以在主机电力HOST_VDD和/或HOST_VSS的正常电力状态期间使用第一数据总线402，并且可以在主机电力HOST_VDD和/或HOST_VSS的不稳定的电力状态期间使用第二数据总线404。
在主机电力HOST_VDD和/或HOST_VSS不稳定的电力状态期间，模块控制器410可以控制储存在存储单元420_0至420_7中的数据被备份至非易失性存储器440。具体地，模块控制器410通过其本身产生控制信号(诸如命令CMD和地址ADDR)，将产生的控制信号施加至存储单元420_0至420_7以读取出储存在存储单元420_0至420_7中的全部的数据，以及控制非易失性存储器控制器430将从存储单元420_0至420_7中读取出的数据储存在非易失性存储器440中。非易失性存储器控制器430可以控制非易失性存储器440将经由第二数据总线404从存储单元420_0至420_7传送的读取出的数据储存在非易失性存储器440中。
在不稳定的电力状态下非易失性存储器440中的备份数据可以在主机电力HOST_VDD和/或HOST_VSS恢复成正常电力状态之后被返回至存储单元420_0至420_7。
根据本发明的一个实施例，存储单元420_0至420_7可以在正常电力状态期间，经由用于正常操作的第一数据总线402与存储器控制器4通信数据，并且可以在不稳定的电力状态期间，经由用于备份操作的第二数据总线404与非易失性存储器控制器430通信数据。在主机电力HOST_VDD和/或HOST_VSS处于正常电力状态下的同时存储单元420_0至420_7可以使用第一数据总线402，然而在不稳定电力状态的主机电力HOST_VDD和/或HOST_VSS被检测出时存储单元420_0至420_7使用第二数据总线404用于数据备份。由于当检测出不稳定电力状态的主机电力HOST_VDD和/或HOST_VSS时，存储单元420_0至420_7利用第二数据总线404，而不是第一数据总线402，所以即使第一数据总线402由于不稳定的电力状态引起存储器控制器4的异常操作而被不稳定地接地或浮置，也可以备份并保护存储单元420_0至420_7中的数据。根据本发明的实施例，NVDIMM可以采用RDIMM方案，而不是LRDIMM方案。
存储单元420_0至420_7中的每个可以包括用于储存数据的存储器件。例如，存储单元420_0至420_7可以是动态随机存取存储(DRAM)器件，并且它们可以是与***的时钟信号同步操作的同步DRAM(SDRAM)器件。然而，存储单元420_0至420_7可以不局限于公开的实施例中所使用的，而是所有类型的易失性存储器可以用作存储单元420_0至420_7。
在本文中，易失性存储单元可以是在关断电源时数据被擦除的存储单元，或者可以是在关断电源之后其数据保持时间不长的存储单元。非易失性存储器440可以是与非(NAND)快闪存储器。然而，非易失性存储器440不局限于NAND快闪存储器，并且各种类型的非易失性存储器，诸如或非(NOR)快闪存储器、阻变随机存取存储器(RRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、以及自旋转移力矩MRAM(STT-MRAM)可以是非易失性存储器440。
在图4中所示的存储模块400内部的结构可以被集成或分开。例如，模块控制器410、电力故障检测器460和非易失性存储器控制器430可以被集成在一个芯片中，或者它们可以被分成多个芯片。此外，存储模块400内部存储单元420_0至420_7的数目和非易失性存储器440的数目可以根据存储器设计来变化。此外，尽管图4说明了经由第二数据总线404的数据通信，用于由存储单元420_0至420_7、非易失性存储器控制器430和非易失性存储器440介入的数据备份操作，但是作为另一个实施例，当存储单元420_0至420_7和非易失性存储器440之间的数据传送协议被设计成兼容时，存储单元420_0至420_7和非易失性存储器440可以直接通信数据，而没有非易失性存储器控制器430的介入。
图5说明图4中所示的存储单元420_0。其他的存储单元420_1至420_7可以被形成为与图4中所示的存储单元420_0相同。
参见图5，存储单元420_0可以包括：命令接收单元501、地址接收单元502、时钟接收单元503、第一数据传送/接收单元510、第二数据传送/接收单元520、内部数据总线GIO、选择单元530、控制单元540、命令解码单元550、设定电路560、复位信号接收单元504、单元阵列570、行电路571以及列电路572。
命令接收单元501可以接收经由总线403被施加至存储单元420_0的命令CMD。地址接收单元502可以接收经由总线403被施加至存储单元420_0的地址ADDR。时钟接收单元503可以接收经由总线403被施加至存储单元420_0的时钟CLK。复位信号接收单元504可以接收经由总线403输入的复位信号RST。在本文中，命令CMD和地址ADDR可以分别包括多个比特的信号，并且时钟CLK可以是差分信号。
命令解码单元550可以将经由命令接收单元501接收的命令CMD解码，并且产生内部命令信号IACT、IRD、IWT、IMRS和IMRRST。尽管图5示例性地示出内部激活命令信号IACT、内部读取命令信号IRD、内部写入命令信号IWT、内部设定命令信号IMRS和内部设定复位命令信号IMRRST，但是对于本领域的技术人员显然的是，命令解码单元550可以产生更多各种内部命令信号。
设定电路560可以设定存储单元420_0的操作所需的各种因素，诸如延迟和模式。设定电路560可以确定设定项目，并且在内部设定命令信号IMRS被使能时使用经由地址接收单元502接收的整个地址ADDR或部分地址ADDR来设定值。设定电路560的设定值在内部设定复位命令信号IMRRST被使能时被初始化。设定电路560的设定值也可以响应于经由复位信号接收单元504接收的复位信号RST而被初始化。然而内部设定复位命令信号IMRRST是用于仅将设定电路560初始化的信号，复位信号RST不仅将设定电路560初始化，还将可以在存储器420_0的内部被初始化的全部其他电路(诸如锁存器和触发器电路)初始化。复位信号RST通常可以用于存储单元420_0在加电之后的初始化操作。当控制存储单元420_0的主体从存储器控制器4改变成模块控制器410时，内部设定复位命令信号IMRRST可以用于将对于存储器控制器4最优化的设定值改变成对于模块控制器410最优化的设定值。即，如果设定电路560被初始化，不是利用内部设定复位命令信号IMRRST，而是利用复位信号RST，则在主机中发生电力故障的情况下，全部的其他电路的值被初始化，丢失存储单元420_0中的数据。因而，不可以备份数据。
单元阵列570可以包括采用包括列和行的矩阵的形式阵列的多个存储器单元。行电路571可以当内部激活命令信号IACT被使能时将基于地址选中的行(为字线)激活。列电路572在内部读取命令信号IRD被使能时从基于地址选中的列(为位线)中读取数据，并且将数据传送至内部数据总线GIO，以及列电路572当内部写入命令信号IWT被使能时将内部数据总线GIO的数据写入选中的列。
控制单元540可以使用经由命令接收单元501接收的命令CMD的一些比特和经由地址接收单元502接收的地址ADDR的一些比特来产生应急信号EMG_FLAG。如之前所述，当在主机中发生电力故障时，模块控制器410可以通知存储单元420_0主机电力故障。通知可以通过以特定的模式发送命令CMD和地址ADDR来进行。控制单元540可以检测通知，并且产生通知在主机中存在电力故障的应急信号EMG_FLAG。此外，如之前所述，电力故障检测器460可以直接通知存储单元420_0主机中发生电力故障。在这种情况下，可以使用不是地址ADDR或命令CMD的另一信号，并且控制单元540可以产生应急信号EMG_FLAG。可以使用在控制单元540中产生的应急信号EMG_FLAG来控制选择单元530、第一数据传送/接收单元510和第二数据传送/接收单元520。
选择单元530可以使内部数据总线GIO传送数据至第一数据传送/接收单元510和从第一数据传送/接收单元510接收数据，或者使内部数据总线GIO传送数据至第二数据传送/接收单元520和从第二数据传送/接收单元520接收数据。当应急信号EMG_FLAG被禁止时，例如当主机的电力处于正常电力状态时，选择单元530可以使内部数据总线GIO传送数据至第一数据传送/接收单元510和从第一传送/接收单元510接收数据。此外，当应急信号EMG_FLAG被使能时，即当主机电源发生故障时，选择单元530可以使内部数据总线GIO传送数据至第二数据传送/接收单元520和从第二数据传送/接收单元520接收数据。在本文中，内部数据总线GIO可以包括32个线。内部数据总线GIO的线的数目可以根据在单元阵列570中同时编程或读取的数据的比特数目而不同。
当应急信号EMG_FLAG被禁止时，第一数据传送/接收单元510被激活，并且第一数据传送/接收单元510通过使用第一数据总线402来传送和接收数据。在读取操作期间，第一数据传送/接收单元510可以对从内部数据总线GIO传送的32比特数据执行并行-至-串行转换，并且输出四个数据焊盘DQ0至DQ3。此外，在写入操作期间，第一数据传送/接收单元510可以对经由四个数据焊盘DQ0至DQ3接收的数据执行串行-至-并行转换，并且将获得的数据传送至内部数据总线GIO。同时，第一数据传送/接收单元510通过利用数据选通焊盘DQS0，不仅可以传送数据至第一数据总线402和从第一数据总线402接收数据，也可以传送数据选通信号至第一数据总线402和从第一数据总线402接收数据选通信号，数据选通信号是用于选通数据的信号。
当应急信号EMG_FLAG被使能时，第二数据传送/接收单元520被激活，并且第二数据传送/接收单元520通过利用第二数据总线404来传送和接收数据。在读取操作期间，第二数据传送/接收单元520可以对从内部数据总线GIO传送的32比特数据执行串行-至-并行转换，并且输出四个数据焊盘DQ4至DQ7。此外，在写入操作期间，第二数据传送/接收单元520可以对经由四个数据焊盘DQ4至DQ7接收的数据执行串行-至-并行转换，并且将获得数据传送至内部数据总线GIO。同时，第二数据传送/接收单元520通过利用数据选通焊盘DQS1不仅可以传送数据至第二数据总线404和从第二数据总线404接收数据，还可以传送数据选通信号至第二数据总线404和从第二数据总线404接收数据选通信号，数据选通信号是用于选通数据的信号。
图5中的存储单元420_0可以在正常电力状态期间经由用于正常操作的第一数据总线402将数据直接传送至主机的存储器控制器4和从主机的存储器控制器4接收数据。然而，当主机电力处于不稳定的电力状态时，存储单元420_0可以经由第二数据总线404备份数据。因此，当主机中发生电力故障时，即使存储器控制器4执行异常操作，存储单元420_0也可以正常地传送和接收数据。此外，由于存储单元420_0的复位信号被分成用于复位存储单元420_0内部的所有结构的复位信号RST、和用于仅复位存储单元420_0的设定值的复位信号IMRRST，所以当负责控制存储单元420_0的主体从存储器控制器4改变成模块控制器410时，稳定地复位设定值是可能的。
根据本发明的实施例，能处理电力故障的存储模块可以采用低制造成本来提供。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上说明可以看出，本申请实施例提供了以下的技术方案。
技术方案1.一种存储单元，包括：
第一数据传送/接收单元，适于经由用于与主机通信的第一数据总线来传送/接收数据；
第二数据传送/接收单元，适于经由用于数据备份的第二数据总线来传送/接收数据；以及
控制单元，适于根据是否发生电力故障来控制所述第一数据传送/接收单元和所述第二数据传送/接收单元是被激活还是被去激活。
技术方案2.如技术方案1所述的存储单元，其中，所述控制单元在电力供应处于正常状态时将所述第一数据传送/接收单元激活，并且在发生电力故障时将所述第二数据传送/接收单元激活。
技术方案3.如技术方案1所述的存储单元，其中，所述存储器在发生电力故障时使用应急电力来操作。
技术方案4.如技术方案1所述的存储单元，其中，所述第一数据传送/接收单元和所述第二数据传送/接收单元分别经由所述第一数据总线和所述第二数据总线中相应的一个来传送和接收数据和用于选通所述数据的数据选通信号。
技术方案5.如技术方案1所述的存储单元，还包括：
单元阵列；
内部数据总线，与所述单元阵列电耦接；以及
选择单元，适于允许所述内部数据总线来传送数据至所述第一数据传送/接收单元和所述第二数据传送/接收单元中的一个、和从所述第一数据传送/接收单元和所述第二数据传送/接收单元中的一个接收数据。
技术方案6.如技术方案1所述的存储单元，还包括：
命令接收单元，适于接收多个命令信号；
命令解码单元，适于：将经由所述命令接收单元接收的所述命令信号解码，以产生内部设定命令信号、内部设定复位命令信号、和多个内部命令信号；以及
设定电路，适于：响应于所述内部设定命令信号而执行设定操作，以及响应于所述内部设定复位命令信号而将设定值初始化。
技术方案7.一种存储模块，包括：
易失性存储器，适于：经由第一数据总线与主机通信，并且经由第二数据总线来传送和接收备份数据；
非易失性存储器，适于：当主机中发生电力故障时，备份经由所述第二数据总线传送的所述易失性存储器中的数据；以及
应急电源，适于：当所述主机中发生故障时，为将所述易失性存储器中的数据备份至所述非易失性存储器中供应电力。
技术方案8.如技术方案7所述的存储模块，还包括：
非易失性存储器控制器，适于控制所述非易失性存储器；以及
模块控制器，适于：在正常操作期间，通过使用从所述主机传送的命令、地址和时钟来控制所述易失性存储器，并且当所述主机中发生电力故障时，控制所述易失性存储器和所述非易失性存储器控制器以将所述易失性存储器中的数据备份至所述非易失性存储器中。
技术方案9.如技术方案8所述的存储模块，还包括：
电力故障检测器，适于检测所述主机的电力故障。
技术方案10.如技术方案7所述的存储模块，其中，所述易失性存储器包括：
第一数据传送/接收单元，适于经由所述第一数据总线来传送/接收数据；
第二数据传送/接收单元，适于经由第二数据总线来传送/接收数据；以及
控制单元，适于：根据在所述主机中是否发生电力故障，来控制所述第一数据传送/接收单元和所述第二数据传送/接收单元是被激活还是被去激活。
技术方案11.如技术方案10所述的存储模块，其中，所述控制单元在所述主机的电力供应出于正常状态时将所述第一数据传送/接收单元激活，并且在发生电力故障时将所述第二数据传送/接收单元激活。
技术方案12.如技术方案10所述的存储模块，其中，所述第一数据传送/接收单元和所述第二数据传送/接收单元分别地经由所述第一数据总线和所述第二数据总线中相应的一个来传送和接收数据和用于选通所述数据的数据选通信号。
技术方案13.如技术方案10所述的存储模块，其中，所述易失性存储器还包括：
单元阵列；
内部数据总线，与所述单元阵列电耦接；以及
选择单元，适于允许所述内部数据总线向和从所述第一数据传送/接收单元和所述第二数据传送/接收单元中的一个传送数据。
技术方案14.一种存储单元，包括：
命令接收单元，适于接收多个命令信号；
命令解码单元，适于：将经由所述命令接收单元接收的所述命令信号解码，以产生内部设定命令信号、内部设定复位命令信号、以及多个内部命令信号；以及
设定电路，适于：响应于所述内部设定命令信号而执行设定操作，并且响应于所述内部设定复位命令信号而将设定值初始化。
技术方案15.如技术方案14所述的存储单元，还包括：
复位信号接收单元，适于接收复位信号；以及
多个内部电路，是可复位的，
其中，所述设定电路和所述内部电路在所述复位信号被使能时被初始化。
技术方案16.如技术方案14所述的存储单元，还包括：
地址接收单元，适于接收多个地址信号，
其中，所述设定电路通过利用经由所述地址接收单元接收的所述地址信号的全部或部分来确定设定值。

Claims (10)

1.一种存储单元，包括：
第一数据传送/接收单元，适于经由用于与主机通信的第一数据总线来传送/接收数据；
第二数据传送/接收单元，适于经由用于数据备份的第二数据总线来传送/接收数据；以及
控制单元，适于根据是否发生电力故障来控制所述第一数据传送/接收单元和所述第二数据传送/接收单元是被激活还是被去激活。
2.如权利要求1所述的存储单元，其中，所述控制单元在电力供应处于正常状态时将所述第一数据传送/接收单元激活，并且在发生电力故障时将所述第二数据传送/接收单元激活。
3.如权利要求1所述的存储单元，其中，所述存储器在发生电力故障时使用应急电力来操作。
4.如权利要求1所述的存储单元，其中，所述第一数据传送/接收单元和所述第二数据传送/接收单元分别经由所述第一数据总线和所述第二数据总线中相应的一个来传送和接收数据和用于选通所述数据的数据选通信号。
5.如权利要求1所述的存储单元，还包括：
单元阵列；
内部数据总线，与所述单元阵列电耦接；以及
选择单元，适于允许所述内部数据总线来传送数据至所述第一数据传送/接收单元和所述第二数据传送/接收单元中的一个、和从所述第一数据传送/接收单元和所述第二数据传送/接收单元中的一个接收数据。
6.如权利要求1所述的存储单元，还包括：
命令接收单元，适于接收多个命令信号；
命令解码单元，适于：将经由所述命令接收单元接收的所述命令信号解码，以产生内部设定命令信号、内部设定复位命令信号、和多个内部命令信号；以及
设定电路，适于：响应于所述内部设定命令信号而执行设定操作，以及响应于所述内部设定复位命令信号而将设定值初始化。
7.一种存储模块，包括：
易失性存储器，适于：经由第一数据总线与主机通信，并且经由第二数据总线来传送和接收备份数据；
非易失性存储器，适于：当主机中发生电力故障时，备份经由所述第二数据总线传送的所述易失性存储器中的数据；以及
应急电源，适于：当所述主机中发生故障时，为将所述易失性存储器中的数据备份至所述非易失性存储器中供应电力。
8.如权利要求7所述的存储模块，还包括：
非易失性存储器控制器，适于控制所述非易失性存储器；以及
模块控制器，适于：在正常操作期间，通过使用从所述主机传送的命令、地址和时钟来控制所述易失性存储器，并且当所述主机中发生电力故障时，控制所述易失性存储器和所述非易失性存储器控制器以将所述易失性存储器中的数据备份至所述非易失性存储器中。
9.如权利要求8所述的存储模块，还包括：
电力故障检测器，适于检测所述主机的电力故障。
10.一种存储单元，包括：
命令接收单元，适于接收多个命令信号；
命令解码单元，适于：将经由所述命令接收单元接收的所述命令信号解码，以产生内部设定命令信号、内部设定复位命令信号、以及多个内部命令信号；以及
设定电路，适于：响应于所述内部设定命令信号而执行设定操作，并且响应于所述内部设定复位命令信号而将设定值初始化。
CN201410254358.7A 2013-11-27 2014-06-10 存储器和包括存储器的存储模块 Active CN104681070B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130145207A KR102156284B1 (ko) 2013-11-27 2013-11-27 메모리 및 이를 포함하는 메모리 모듈
KR10-2013-0145207 2013-11-27

Publications (2)

Publication Number Publication Date
CN104681070A true CN104681070A (zh) 2015-06-03
CN104681070B CN104681070B (zh) 2019-04-16

Family

ID=53183734

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410254358.7A Active CN104681070B (zh) 2013-11-27 2014-06-10 存储器和包括存储器的存储模块

Country Status (4)

Country Link
US (1) US9298558B2 (zh)
KR (1) KR102156284B1 (zh)
CN (1) CN104681070B (zh)
TW (1) TWI644202B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047525A (zh) * 2017-11-28 2019-07-23 爱思开海力士有限公司 存储模块及其操作方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430432B1 (ko) * 2001-09-04 2004-05-04 김원진 프로폴리스 추출물이 함유된 막걸리의 제조 방법
KR100430436B1 (ko) * 2001-09-07 2004-05-04 김원진 프로폴리스 추출물이 함유된 럼의 제조 방법
KR102076196B1 (ko) 2015-04-14 2020-02-12 에스케이하이닉스 주식회사 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법
KR102430561B1 (ko) * 2015-09-11 2022-08-09 삼성전자주식회사 듀얼 포트 디램을 포함하는 메모리 모듈
US10025508B2 (en) 2015-12-02 2018-07-17 International Business Machines Corporation Concurrent upgrade and backup of non-volatile memory
US10401935B2 (en) 2016-05-03 2019-09-03 Samsung Electronics Co., Ltd. Storage device with a power source and persistent store that provides backup power to DRAM in a power loss event
KR102649048B1 (ko) * 2016-11-02 2024-03-18 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10838637B2 (en) 2018-02-08 2020-11-17 Micron Technology, Inc. Status management in storage backed memory package
KR20200031894A (ko) * 2018-09-17 2020-03-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US11003396B2 (en) * 2019-03-01 2021-05-11 Micron Technology, Inc. Dual speed memory
US11295792B2 (en) 2019-09-30 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Back-up and restoration of register data

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482619A (zh) * 2002-09-11 2004-03-17 株式会社日立制作所 使用动态随机存取存储器和闪存的***和方法
WO2010006301A1 (en) * 2008-07-10 2010-01-14 Sanmina-Sci Corporation Battery-less cache memory module with integrated backup
CN101677023A (zh) * 2008-09-19 2010-03-24 海力士半导体有限公司 半导体存储器的测试模式信号产生器及其产生方法
CN102486934A (zh) * 2010-12-06 2012-06-06 华邦电子股份有限公司 串行接口的快闪存储器装置及其复位动作的执行方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0950405A (ja) * 1995-08-04 1997-02-18 Fujitsu Ltd バックアップ機能付き記憶装置および同記憶装置を有する情報処理システム
US6336174B1 (en) * 1999-08-09 2002-01-01 Maxtor Corporation Hardware assisted memory backup system and method
US8301833B1 (en) * 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
US8904098B2 (en) * 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
US8874831B2 (en) * 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8046546B2 (en) * 2007-07-25 2011-10-25 AGIGA Tech Variable partitioning in a hybrid memory subsystem
KR100903382B1 (ko) 2007-11-02 2009-06-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자
US8093868B2 (en) * 2008-09-04 2012-01-10 International Business Machines Corporation In situ verification of capacitive power support
KR100956783B1 (ko) 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
US7877639B2 (en) * 2008-11-06 2011-01-25 Dell Products L.P. Systems and methods to provide failover support for booting embedded hypervisor from an internal non-volatile memory card
TW201142585A (en) * 2010-05-24 2011-12-01 Accusys Inc Apparatus and methods for restoring data in a RAID system
US8639976B2 (en) * 2011-02-15 2014-01-28 Coraid, Inc. Power failure management in components of storage area network
US8468317B2 (en) * 2011-06-07 2013-06-18 Agiga Tech Inc. Apparatus and method for improved data restore in a memory system
US8767463B2 (en) * 2011-08-11 2014-07-01 Smart Modular Technologies, Inc. Non-volatile dynamic random access memory system with non-delay-lock-loop mechanism and method of operation thereof
US9684520B2 (en) * 2011-10-20 2017-06-20 Smart Modular Technologies, Inc. Computing system with non-disruptive fast memory restore mechanism and method of operation thereof
KR101907072B1 (ko) 2011-12-21 2018-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US8949473B1 (en) * 2012-02-16 2015-02-03 Inphi Corporation Hybrid memory blade
GB2510180A (en) * 2013-01-29 2014-07-30 Ibm Selective restoration of data from non-volatile storage to volatile memory
US8595427B1 (en) * 2013-03-08 2013-11-26 Avalanche Technology, Inc. Non-volatile block storage module using magnetic random access memory (MRAM)
CN105474192A (zh) * 2013-09-23 2016-04-06 英特尔公司 数据到非易失性存储器的事件触发的存储

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482619A (zh) * 2002-09-11 2004-03-17 株式会社日立制作所 使用动态随机存取存储器和闪存的***和方法
WO2010006301A1 (en) * 2008-07-10 2010-01-14 Sanmina-Sci Corporation Battery-less cache memory module with integrated backup
CN101677023A (zh) * 2008-09-19 2010-03-24 海力士半导体有限公司 半导体存储器的测试模式信号产生器及其产生方法
CN102486934A (zh) * 2010-12-06 2012-06-06 华邦电子股份有限公司 串行接口的快闪存储器装置及其复位动作的执行方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047525A (zh) * 2017-11-28 2019-07-23 爱思开海力士有限公司 存储模块及其操作方法

Also Published As

Publication number Publication date
CN104681070B (zh) 2019-04-16
US9298558B2 (en) 2016-03-29
TWI644202B (zh) 2018-12-11
KR20150061286A (ko) 2015-06-04
TW201520757A (zh) 2015-06-01
KR102156284B1 (ko) 2020-09-15
US20150149820A1 (en) 2015-05-28

Similar Documents

Publication Publication Date Title
CN104681070A (zh) 存储器和包括存储器的存储模块
US20200301779A1 (en) Semiconductor memory devices, memory systems including the same and methods of operating memory systems
US9953702B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
US11989106B2 (en) Inline buffer for in-memory post package repair (PPR)
US9747058B2 (en) Semiconductor memory device, memory system including the same, and method of operating the same
US9607678B2 (en) Semiconductor memory device and memory system including same
US11257527B2 (en) Memory module with battery and electronic system having the memory module
KR102501147B1 (ko) 메모리에서 에러 체킹 및 정정 코드의 확장된 적용
US10002045B2 (en) Semiconductor memory devices having input/output gating circuit and memory systems including the same
US10423483B2 (en) Semiconductor memory device and method for controlling write timing of parity data
CN107919160B (zh) 测试单元阵列的方法及执行其的半导体器件
CN106126369B (zh) 存储模块、存储模块的模块控制器及存储模块的操作方法
US11194479B2 (en) Memory system and operating method thereof
KR102649318B1 (ko) 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법
US8750068B2 (en) Memory system and refresh control method thereof
WO2018106441A1 (en) Memory module for platform with non-volatile storage
US20230103368A1 (en) Memory module management device
CN107301872B (zh) 半导体存储器装置的操作方法
US11309014B2 (en) Memory device transmitting small swing data signal and operation method thereof
KR20220169709A (ko) 반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템
US20150243347A1 (en) Semiconductor device preventing multiword state
US20230215493A1 (en) Cross dram dimm sub-channel pairing
TWI760071B (zh) 記憶體元件
WO2023076830A1 (en) Stacked memory device with interface die

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea