CN104378114B - 一种实现多通道模数转换器同步的方法 - Google Patents
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Abstract
本发明属于雷达射频信号采集技术领域，公开了一种实现多通道模数转换器同步的方法。其包括以下步骤：配置多通道模数转换器工作于多通道测试模式；多通道模数转换器生成数据差分对和随路时钟差分对，将每个通道的数据差分对和随路时钟差分对发送至FPGA芯片；FPGA芯片得出对应的单端时钟信号和单端数据信号；对每个通道单端数据信号的每个数据位配置对应的延时值，根据每个通道单端数据信号的每个数据位配置对应的延时值，将每个通道单端数据信号的每个数据位的信号进行延时处理；对延时处理后的每个通道单端数据信号进行串并转换，得到对应的并行数据；根据每个通道并行数据之间的相位关系，将每个通道并行数据进行相位对齐。
Description
技术领域
本发明属于雷达射频信号采集技术领域，特别涉及一种实现多通道模数转换器同步的方法，主要用于雷达射频信号的模数转换。
背景技术
由于雷达自身的优势所在(全天候、无环境要求等)，雷达成像技术得到了广泛的关注与研究。雷达成像技术可应用于黑夜、雨天等复杂条件下，弥补了光学成像的许多不足。
雷达信号的采集作为雷达成像技术的第一步，在整个成像工作中起着至关重要的作用。采集到的雷达回波信号质量的好坏直接决定着最终成像结果的优劣，更高的分辨率和更高的质量需要更高的采样精度、更快的采样速度和更大的采样带宽。
雷达信号采集最重要的部分是A/D转换芯片，即ADC(Analog to DigitalConverter)。目前业内采样率较高的多通道高速ADC芯片普遍支持多种工作模式，并具有可编程接口，比如E2V公司的EV10AQ190/EV10AQ190A，支持1通道、2通道、4通道和测试模式，具有可配置的SPI接口。
对于多通道高速ADC，或同时使用多片单通道高速ADC，其通道之间的相位在ADC配置完成后可能会不同步，这将对成像结果产生很大的影响。
发明内容
本发明的目的在于提出一种实现多通道模数转换器同步的方法。
为实现上述技术目的，本发明采用如下技术方案予以实现。
一种实现多通道模数转换器同步的方法包括以下步骤：
步骤1，利用FPGA芯片配置多通道模数转换器，使其工作于多通道测试模式；多通道模数转换器的通道数为N，多通道模数转换器的通道数的N个通道分别表示为第1通道至第N通道；
步骤2，多通道模数转换器工作于多通道测试模式时，生成对应的数据差分对和随路时钟差分对，多通道模数转换器将每个通道的数据差分对和每个通道的随路时钟差分对发送至FPGA芯片；FPGA芯片将第i通道的随路时钟差分对转换为第i通道单端时钟信号，i取1至N；FPGA芯片将第i通道的数据差分对转换为第i通道单端数据信号；
步骤3，FPGA芯片对第i通道单端数据信号的每个数据位配置对应的延时值，FPGA芯片根据第i通道单端数据信号的每个数据位配置对应的延时值，将第i通道单端数据信号的每个数据位的信号进行延时处理；
步骤4，FPGA芯片对延时处理后的第i通道单端数据信号进行串并转换，得到第i通道并行数据；
步骤5，FPGA芯片根据每个通道并行数据之间的相位关系，将每个通道并行数据进行相位对齐，得出相位对齐后的并行数据。
本发明的有益效果为：1)本发明利用FPGA芯片的IODELAYE模块对多通道高速ADC(模数转换器)的各通道内数据进行延时微调，避免各通道内数据位未对齐而出现毛刺现象；2)本发明对多通道高速ADC(模数转换器)的各通道之间数据进行逻辑对齐操作，使各通道数据的相位同步，避免对雷达成像结果造成影响。
附图说明
图1为本发明的一种实现多通道模数转换器同步的方法的硬件实现结构示意图；
图2为本发明的一种实现多通道模数转换器同步的方法的硬件实现结构中FPGA芯片的内部结构框图；
图3为每个通道ISERDES模块中ISERDES_Master模块和ISERDES_Slaver模块的电连示意图；
图4为本发明的各通道间相位同步方法流程示意图。
具体实施方式
下面结合附图对本发明作进一步说明：
结合图1，为本发明的一种实现多通道模数转换器同步的方法的硬件实现结构示意图。本发明实施例中，FPGA芯片电连接多通道模数转换器(多通道高速ADC)的配置接口，用于配置多通道模数转换器的工作模式，使其处于多通道测试模式、正常工作模式或其他模式。举例来说，配置接口为SPI接口。多通道模数转换器的通道数表示为N，对于多通道模数转换器的通道数的N个通道(对应图1中的通道1至通道N)，每个通道通过数据接口电连接FPGA芯片的数据接口，每个通道通过时钟接口电连接FPGA芯片的时钟接口，用于向FPGA芯片发送差分数据对和差分时钟对。
结合图2，为本发明的一种实现多通道模数转换器同步的方法的硬件实现结构中FPGA芯片的内部结构框图。本发明的一种实现多通道模数转换器同步的方法包括以下步骤：
步骤1，利用FPGA芯片配置多通道模数转换器，使其工作于多通道测试模式。多通道模数转换器的通道数表示为N，多通道模数转换器的通道数的N个通道分别表示为第1通道至第N通道。具体地说，FPGA芯片向多通道模数转换器的配置接口发送相应的配置信号，使多通道模数转换器工作于多通道测试模式。
步骤2，多通道模数转换器工作于多通道测试模式时，生成对应的数据差分对和随路时钟差分对。多通道模数转换器根据随路时钟和数据的时序逻辑，通过每个通道将数据差分对和随路时钟差分对发送至FPGA芯片。FPGA芯片利用其内部的逻辑资源，将来自多通道模数转换器第i通道的随路时钟差分对转换为第i通道单端时钟信号，i取1至N。与此同时，FPGA芯片利用其内部的逻辑资源，将来自多通道模数转换器第i通道的数据差分对转换为第i通道单端数据信号。本发明实施例中，随路时钟和数据均以LVDS逻辑电平的形式呈现。
举例来说，在FPGA芯片内部设置有第i通道随路时钟差分转单端模块，第i通道随路时钟差分转单端模块电连接多通道模数转换器的第i通道时钟接口，用于将第i通道的随路时钟差分对转换为第i通道单端时钟信号。在FPGA芯片内部设置有第i通道数据差分转单端模块，第i通道数据差分转单端模块电连接多通道模数转换器的第i通道数据接口，用于将第i通道的数据差分对转换为第i通道单端数据信号。
FPGA芯片再将随路时钟差分对转换为第i通道单端时钟信号之后，对第i通道单端时钟信号进行m分频处理，得到第i通道分频时钟信号，1<m<8。
步骤3，FPGA芯片对第i通道单端数据信号的每个数据位配置对应的延时值，FPGA芯片根据第i通道单端数据信号的每个数据位配置对应的延时值，将第i通道单端数据信号的每个数据位的信号进行延时处理。
举例来说，FPGA芯片中设置有第i通道IODELAYE模块，第i通道IODELAYE模块的输入端电连接第i通道数据差分转单端模块的输出端，用于接收第i通道单端数据信号。第i通道IODELAYE模块在接收第i通道单端数据信号的同时，接收第i通道分频时钟信号。
本发明实施例中，第i通道IODELAYE模块的作用是微调第i通道单端数据信号的每个数据位之间的相位关系。第i通道IODELAYE模块有三种工作模式："FIXED"、"VARIABLE"和"VAR_LOADABLE"，本发明中使用的是"FIXED"模式，在"FIXED"模式下，第i通道IODELAYE模块的输入与输出之间的延时为固定值，该固定值由配置到第i通道IODELAYE模块的对应IDELAY_VALUE端口的延时值决定。
本发明实施例中，配置到第i通道IODELAYE模块的对应IDELAY_VALUE端口的延时值的单位为tap；在使用时需要将延时的tap值(多少个tap)配置到IODELAYE的对应IDELAY_VALUE端口，不同系列的FPGA芯片中，IDELAY_VALUE端口值的范围是不同的，每1个tap与输入第i通道IODELAYE模块的参考时钟频率fref有关，具体关系如下：
1tap＝1/(32×2×fref)
需要说明的是，如果第i通道单端数据信号的每个数据位之间已经严格同步，则配置到第i通道IODELAYE模块的每个IDELAY_VALUE端口延时值为0tap。
步骤4，FPGA芯片对延时处理后的第i通道单端数据信号(表现为串行数据)进行串并转换，得到第i通道并行数据。
举例来说，结合图2，FPGA芯片中设置有第i通道ISERDES模块。第i通道ISERDES模块的输入端分别电连接第i通道IODELAYE模块的输出端和第i通道随路时钟差分转单端模块的输出端，用于接收延时处理后的第i通道单端数据信号和第i通道单端时钟信号。第i通道ISERDES模块在接收延时处理后的第i通道单端数据信号和第i通道单端时钟信号的同时，接收第i通道分频时钟信号。
本发明实施例中，第i通道ISERDES模块根据串并转换的实际需要决定例化一个或两个ISERDES原语，每个ISERDES例化原语最多支持1:6的串并数据转换。若实际要求转换后的并行数据位宽更宽，则需要例化两个ISERDES原语，并配置其中一个为ISERDES_Master模块(Master模式)，另一个为ISERDES_Slaver模块(Slave模式)。参照图3，为第i通道ISERDES模块中ISERDES_Master模块和ISERDES_Slaver模块的电连示意图。对于ISERDES_Master模块和ISERDES_Slaver模块，每个模块中设有Q1端口至Q6端口，每个模块中设有D端口、CLK端口、CLKDIV端口、SHIFTIN1端口、SHIFTIN2端口、SHIFTOUT1端口和SHIFTOUT2端口。ISERDES_Master模块的CLK端口电连接ISERDES_Slaver模块的CLK端口，ISERDES_Master模块的CLKDIV端口电连接ISERDES_Slaver模块的CLKDIV端口，ISERDES_Master模块的SHIFTOUT1端口电连接ISERDES_Slaver模块的SHIFTIN1端口，ISERDES_Master模块的SHIFTOUT2端口电连接ISERDES_Slaver模块的SHIFTIN2端口。
例如，当多通道模数转换器的型号为EV10AQ190A时，该多通道模数转换器的最高采样时钟频率为2.5GHz，每个通道的采样率可到1.25Gsps，该多通道模数转换器的数据均以LVDS信号DDR模式传输到FPGA芯片，因此每通道的随路时钟频率为625MHz，该时钟频率不利于数据在FPGA芯片中的处理，因此需要将随路时钟四分频(m＝4)，并例化两个ISERDES原语。将该时钟和它的四分频时钟分别输入ISERDES模块的CLK端口和CLKDIV端口，将延时微调后的数据输入ISERDES_Master的D端口，经过1:8串并转换后的数据从两个ISERDES的Q端口输出，从Q端口输出的时钟频率为156.25MHz。
步骤5，FPGA芯片根据每个通道并行数据之间的相位关系，将每个通道并行数据进行相位对齐，得出相位对齐后的并行数据。
具体地说，多通道模数转换器一般均支持测试模式，当多通道模数转换器工作于多通道测试模式时，多通道模数转换器的每个通道不需要输入模拟信号，并且循环输出特定长度的整数序列。例如，型号为EV10AQ190A的多通道模数转换器自动循环输出0～1023。
参照图4，为本发明的各通道间相位同步方法流程示意图。FPGA芯片将每个通道并行数据进行相位对齐的过程包括以下子步骤：
(5.1)FPGA芯片将每个通道的并行数据转换为对应通道10进制数，然后比较每个通道10进制数的大小。若每个通道10进制数相同，则认为每个通道并行数据已经对齐，执行子步骤(5.4)；否则，将数值最小(数值最小说明前端路径延时最长)的通道作为参考通道，其余通道以该参考通道为标准进行相位对齐，此时，跳转至子步骤(5.2)。
(5.2)计算当前时刻其余每一个通道10进制数与参考通道10进制数的差值，若其余任一通道10进制数与参考通道10进制数的差值的绝对值大于设定阈值，则返回至子步骤(5.1)；否则，根据对应通道10进制数与参考通道10进制数的差值，得出对应通道与参考通道之间的相位关系，然后，跳转至子步骤(5.3)。本发明实施例中，设定阈值为6至8。
(5.3)根据子步骤(5.2)得出的对应通道与参考通道之间的相位关系，将对应通道的并行数据延时相应时间后输出，然后执行子步骤(5.4)
(5.4)将多通道模数转换器配置到正常工作模式，多通道模数转换器开始对输入的模拟信号进行模数转换，此时各通道数据之间的相位严格对齐。
下面举例说明步骤5的硬件具体实现方法，FPGA芯片中设置有数据对齐模块，数据对齐模块的输入端分别电连接每个通道ISERDES模块的并行数据输出端(ISERDES_Master模块和ISERDES_Slaver模块的Q端口)，数据对齐模块的输入端分别电连接每个通道ISERDES模块的分频时钟信号输出端，数据对齐模块用于接收每个通道ISERDES模块的并行数据和每个通道ISERDES模块的分频时钟信号。
数据对齐模块根据每个通道并行数据之间的相位关系，将每个通道并行数据进行相位对齐。数据对齐模块电连接每个通道IODELAYE模块的IDELAY_VALUE端口，在子步骤(5.3)中，数据对齐模块根据子步骤(5.2)得出的对应通道与参考通道之间的相位关系，配置每个通道IODELAYE模块的IDELAY_VALUE端口的延时值，对应通道IODELAYE模块将输入的单端数据信号进行延时输出。
步骤6，在步骤5之后，当FPGA芯片接收到外部触发信号(例如为雷达提供的重频信号)时，产生对应的写时能信号，FPGA芯片根据写时能信号，对相位对齐后的并行数据进行缓存。
举例来说，FPGA芯片设置有写时能产生模块，写时能产生模块用于接收外部触发信号，用于根据外部触发信号产生对应的写时能信号。FPGA芯片设置有FIFO模块，FIFO模块分别电连接写时能产生模块的输出端和数据对齐模块的输出端，用于接收写时能信号、以及来自数据对齐模块的分频时钟信号。FIFO模块根据写时能信号，对相位对齐后的并行数据进行缓存，FIFO模块的写时钟为相位对齐后的并行数据的时钟频率，读时钟则可以根据实际要求配置
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (4)
1.一种实现多通道模数转换器同步的方法，其特征在于，包括以下步骤：
步骤1，利用FPGA芯片配置多通道模数转换器，使其工作于多通道测试模式；多通道模数转换器的通道数为N，多通道模数转换器的通道数的N个通道分别表示为第1通道至第N通道；
步骤2，多通道模数转换器工作于多通道测试模式时，生成对应的数据差分对和随路时钟差分对，多通道模数转换器将每个通道的数据差分对和每个通道的随路时钟差分对发送至FPGA芯片；FPGA芯片将第i通道的随路时钟差分对转换为第i通道单端时钟信号，i取1至N；FPGA芯片将第i通道的数据差分对转换为第i通道单端数据信号；
步骤3，FPGA芯片对第i通道单端数据信号的每个数据位配置对应的延时值，FPGA芯片根据第i通道单端数据信号的每个数据位配置对应的延时值，将第i通道单端数据信号的每个数据位的信号进行延时处理；
步骤4，FPGA芯片对延时处理后的第i通道单端数据信号进行串并转换，得到第i通道并行数据；
步骤5，FPGA芯片根据每个通道并行数据之间的相位关系，将每个通道并行数据进行相位对齐，得出相位对齐后的并行数据。
2.如权利要求1所述的一种实现多通道模数转换器同步的方法，其特征在于，所述步骤5的具体子步骤为：
(5.1)FPGA芯片将每个通道的并行数据转换为对应通道10进制数，然后比较每个通道10进制数的大小；若每个通道10进制数相同，则执行子步骤(5.4)；否则，将数值最小的通道作为参考通道，跳转至子步骤(5.2)；
(5.2)计算当前时刻其余每一个通道10进制数与参考通道10进制数的差值，若其余任一通道10进制数与参考通道10进制数的差值的绝对值大于设定阈值，则返回至子步骤(5.1)；否则，根据对应通道10进制数与参考通道10进制数的差值，得出对应通道与参考通道之间的相位关系，然后，跳转至子步骤(5.3)；
(5.3)根据子步骤(5.2)得出的对应通道与参考通道之间的相位关系，将对应通道的并行数据延时相应时间后输出，然后执行子步骤(5.4)；
(5.4)将多通道模数转换器配置到正常工作模式，多通道模数转换器开始对输入的模拟信号进行模数转换。
3.如权利要求2所述的一种实现多通道模数转换器同步的方法，其特征在于，在子步骤(5.2)中，所述设定阈值为6至8。
4.如权利要求1所述的一种实现多通道模数转换器同步的方法，其特征在于，在步骤5之后，当FPGA芯片接收到外部触发信号时，产生对应的写时能信号，FPGA芯片根据写时能信号，对相位对齐后的并行数据进行缓存。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information |
Inventor after: Zhu Shengqi Inventor after: Quan Yinghui Inventor after: Wang Jinlong Inventor after: Li Yachao Inventor after: Cui Junpeng Inventor after: Yao Xindong Inventor after: Xu Rui Inventor before: Quan Yinghui Inventor before: Wang Jinlong Inventor before: Li Yachao Inventor before: Cui Junpeng Inventor before: Yao Xindong Inventor before: Xu Rui |
|
| CB03 | Change of inventor or designer information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |