CN104051419B

CN104051419B - 用于堆叠式器件的互连结构

Info

Publication number: CN104051419B
Application number: CN201310463691.4A
Authority: CN
Inventors: 蔡纾婷; 林政贤; 杨敦年; 刘人诚; 洪丰基; 黄志辉; 陈升照; 周世培; 林佳洁
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2013-03-15
Filing date: 2013-10-08
Publication date: 2017-06-06
Anticipated expiration: 2033-10-08
Also published as: CN104051419A

Abstract

本发明公开了一种堆叠式集成电路（IC）器件及方法。该堆叠式IC器件包括第一半导体元件。第一半导体元件包括第一衬底、第一衬底中的介电块以及形成在第一衬底上方的第一金属间介电层中的多个第一导电部件。该堆叠式IC器件还包括接合至第一半导体元件上的第二半导体元件。第二半导体元件包括第二衬底以及形成在第二衬底上方的第二金属间介电层中的多个第二导电部件。该堆叠式IC器件还包括连接在第一导电部件和第二导电部件之间的导电深互连插塞。导电深互连插塞通过介电块、第一金属间介电层和第二金属间介电层隔离。本发明还公开了用于堆叠式器件的互连结构。

Description

用于堆叠式器件的互连结构

本专利要求2013年3月15日提交的序列号为No.61/798,459的专利申请的优先权，本专利申请通过引用并入本文中。

技术领域

本发明涉及半导体技术领域，更具体地，涉及用于堆叠式器件的互连结构。

背景技术

半导体集成电路（IC）产业已经经历了快速增长。在IC演变的历程中，功能密度（即，每单位芯片面积的互连器件的数目）增加了，而几何尺寸（即，可以使用制造工艺制造的最小部件（或者线路））减小了。这种尺寸缩减工艺提供的优势在于其提高了生产效率并降低了相关成本。

随着半导体技术进一步发展，堆叠式IC器件已作为有效的可选方式出现，以进一步减小半导体器件的物理尺寸。在堆叠式IC器件中，有源电路（例如，逻辑电路、存储器电路、处理器电路等）制造在不同的半导体晶圆上。然后，两个或者更多的半导体晶圆设置在相互的顶部上以形成堆叠式IC。例如，两个半导体晶圆可以通过合适的接合技术接合在一起，然后组装成单个堆叠式IC器件。堆叠式IC器件的一种优势是可以实现高密度。尽管现有的堆叠式IC器件及制造堆叠式IC器件的方法通常已满足了人们的预期期目的，但是人们还不能在所有方面得到全部满足。期望在这个领域改进。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：

第一半导体元件，包括：

第一衬底；

所述第一衬底中的介电块；和

多个第一导电部件，形成在所述第一衬底上方的第一金属间介电层中；

第二半导体元件，接合至所述第一半导体元件，其中，所述第二半导体元件包括：

第二衬底；和

多个第二导电部件，形成在所述第二衬底上方的第二金属间介电层中；以及

导电深互连插塞，连接在所述第一导电部件和所述第二导电部件之间并通过所述介电块、所述第一金属间介电层和所述第二金属间介电层隔离，所述导电深互连插塞包括：

形成在所述介电块和所述第一金属间介电层中的上部，所述上部具有第一宽度；和

形成在所述第一金属间介电层和所述第二金属间介电层中的下部，所述下部具有小于所述第一宽度的第二宽度。

在可选实施例中，所述第一导电部件在形成所述导电深互连插塞的下部期间用作蚀刻硬掩模。

在可选实施例中，所述导电深互连插塞的上部通过所述介电块和所述第一金属间介电层隔离。

在可选实施例中，所述导电深互连插塞的下部通过所述第二金属间介电层隔离。

在可选实施例中，所述器件还包括：形成在所述第一导电部件的第一侧中的凹槽区。

在可选实施例中，多个导电深互连插塞形成在单个介电块中。

在可选实施例中，单个导电深互连插塞形成在所述介电块中。

根据本发明的另一方面，还提供了一种堆叠式集成电路器件，包括：

第一半导体元件，具有第一衬底、设置在所述第一衬底中的介电块以及所述第一衬底上方的第一导电部件；

第二半导体元件，接合至所述第一半导体元件，所述第二半导体元件包括第二衬底和位于所述第二衬底上方的第二导电部件；以及

连接在所述第一导电部件和所述第二导电部件之间的导电深互连插塞，其中，所述导电深互连插塞包括：

具有第一宽度的上部，部分所述上部通过所述介电块隔离；和

具有第二宽度的下部。

在可选实施例中，所述导电深互连插塞的上部的第一宽度基本大于所述下部的第二宽度。

在可选实施例中，所述器件还包括：设置在所述第一半导体元件中的第一金属间介电（IMD）层；以及，设置在所述第二半导体元件中的第二金属间介电（IMD）层。

在可选实施例中，所述导电深互连插塞的上部设置在所述介电块和所述第一IMD层中，并且所述导电深互连插塞的下部设置在所述第一IMD层和所述第二IMD层中。

根据本发明的又一方面，还提供了一种方法，包括：

提供第一半导体元件，所述第一半导体元件包括：

第一衬底；

所述第一衬底上方的第一金属间介电（IMD）层；和

所述第一IMD层中的第一导电部件；

将所述第一半导体元件接合至第二半导体元件，其中，所述第二半导体元件包括：

第二衬底；

所述第二衬底上方的第二金属间介电（IMD）层；以及

所述第二IMD层中的第二导电部件；

在所述第一衬底中形成衬底沟槽；

用介电材料填充所述衬底沟槽以形成具有与所述第一衬底平齐的基本平坦表面的介电块；

在平坦的所述第一衬底和所述介电块上方形成图案化掩模；

穿过所述图案化掩模蚀刻所述介电块、所述第一IMD层和部分所述第二IMD层以形成深互连沟槽；以及

用导电材料填充所述深互连沟槽以形成深互连插塞来连接所述第一导电部件和所述第二导电部件。

在可选实施例中，所述介电块和所述第一衬底的基本平坦表面通过化学机械抛光（CMP）形成。

在可选实施例中，所述深互连沟槽通过光刻和相对于所述第一导电部件具有充分的蚀刻选择性的选择性蚀刻工艺形成。

在可选实施例中，所述第一导电部件用作蚀刻硬掩模。

在可选实施例中，所述深互连插塞具有上部和下部。

在可选实施例中，所述深互连插塞的上部的宽度基本大于下部的宽度。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减小。

图1是根据本发明各方面的堆叠式集成电路（IC）器件的截面图。

图2是根据本发明各方面的制造堆叠式IC器件的示例方法的流程图。

图3A至图3B和图4至图7是根据图2的方法构造的处于制造阶段的示例堆叠式IC器件的截面图。

具体实施方式

以下公开文本提供了多种不同实施例或者实例，用于实现本发明的不同特征。下面描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在下面的描述中，在第二部件上方或上面形成第一部件可以包括第一部件和第二部件直接接触成形的实施例，并且也可以包括其它在第一部件和第二部件之间形成有其它部件从而使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复用于简化和清楚，并且其本身不指定所描述的多个实施例和/或配置之间的关系。

此外，在此可使用诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”等的空间关系术语，以便描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语将包括器件在使用或操作中的不同方位。例如，如果翻转图中所示的装置，则被描述为在其它元件或部件“下面”或“之下”的元件将被定位为在其它元件或部件的“上面”。因此，示例性术语“在...下面”包括在上面和在下面的方位。装置可以以其它方式定位（旋转90度或在其它方位），并且通过在此使用的空间关系描述符号进行相应地解释。

图1是根据本发明各方面的在接合工艺之前的堆叠式IC器件的截面图。为了清楚起见，已对图1进行简化，以更好地说明本发明的发明内容。该附图示出了第一半导体晶圆100，堆叠在第二半导体晶圆200的顶部。例如，第一半导体晶圆100为图像传感器，诸如背照式图像传感器（BIS）、互补金属氧化物半导体（CMOS）图像传感器（CIS）、电荷耦合器件（CCD）、有源像素传感器（APS）或无源像素传感器。图像传感器可以通过本领域已知的互补金属氧化物半导体（CMOS）工艺技术制造。例如，P型光敏区域和N型光敏区域形成在图像传感器晶圆的衬底上方以形成PN结，该PN结用作光电二极管。图像传感器晶圆100可包括晶体管以产生与撞击到光敏区域上的光的强度或者亮度有关的信号。继续本实例，第二半导体晶圆200为专用集成电路（ASIC）晶圆。

如图1所示，第一半导体晶圆100（以倒置方位示出）包括第一衬底102以及在第一衬底上方形成的一个或多个第一金属间介电（IMD）层104。另外，多个第一导电部件（例如，导电部件106和108）形成IMD层104中。

第一衬底102包括元素半导体，例如硅或锗；和/或化合物半导体，例如硅锗、碳化硅、砷化镓、砷化铟、氮化镓以及磷化铟。其它示例性衬底材料包括合金半导体，例如，碳化硅锗、磷砷化镓以及磷化镓铟。第一衬底102还可包括非半导体材料，例如，钠钙玻璃、熔融石英、熔凝石英、氟化钙（CaF₂）和/或其它合适的材料。在一些实施例中，第一衬底102具有限定在其内部的一层或者多层，例如，外延层。例如，在一个这样的实施例中，第一衬底102包括覆盖块状半导体上方的外延层。其它层状衬底包括绝缘体上半导体（SOI）衬底。在一个这种SOI衬底中，第一衬底102包括通过诸如注氧隔离（SIMOX）工艺形成的埋氧(BOX)层。在各种实施例中，第一衬底102可以采用平面衬底、鳍状衬底、纳米线的形式和/或本领域技术人员已知的其它形式。

第一衬底102可包括一个或者多个掺杂区。在所描述的实施例中，第一衬底102掺杂有P型掺杂剂。合适的P型掺杂剂包括硼、镓、铟、其它合适的P型掺杂剂和/或它们的组合。第一衬底102还可包括掺杂有诸如磷、砷的N型掺杂剂以及其它合适的N型掺杂剂和/或它们的组合的一个或者多个区。在多种步骤和技术中，可使用诸如离子注入或者扩散的工艺实施掺杂。

在各种实施例中，第一衬底102可采用平面衬底、鳍状衬底、纳米线和/或本领域技术人员已知的其它形式。

第一半导体晶圆100可包括各种无源和有源微电子部件。这些部件可包括主要部件（例如，图像传感器元件）和***电路元件（例如，一个或者多个场效应晶体管）。其它实例包括P沟道场效应晶体管（PFET）、N沟道场效应晶体管（NFET）、金属氧化物半导体场效应晶体管(MOSFET)、CMOS晶体管、FinFET、高电压晶体管、高频晶体管、双极结型晶体管、电阻器、电容器、二极管、电熔丝以及其它合适的器件和/或它们的组合。在一些实施例中，***电路元件可操作以与主要元件交互或者控制主要元件。然而，在另一些实施例中，除了配置在相同衬底102上之外，***电路元件与主要元件没有功能关系。

第一IMD层104可包括氧化硅、氮化硅、氧氮化硅、聚合物或者其它合适的材料。第一IMD层104可通过化学气相沉积（CVD）、高密度离子体CVD（HDP-CVD）、物理气相沉积（PVD）、原子层沉积（ALD）和/或其它合适的沉积工艺来形成。第一IMD层104可包括由不同介电材料制造的多个层。

第一导电部件106和108可通过任何合适的形成工艺（例如，带有蚀刻、镶嵌、双镶嵌等的光刻）制造，并且可使用诸如铜、铝、铝合金、铜合金等合适的导电材料形成。

其它部件可结合到第一半导体晶圆100内，并且对于第一半导体晶圆100的其它实施例，上述的一些结构可被替换或者去除。

与第一半导体晶圆100相比，第二半导体晶圆200可包括相同或者不同的元件。例如，第二半导体晶圆200包括第二衬底202、第二IMD层204以及多个第二导电部件206和208。

图2是根据本发明各方面的用于形成堆叠式IC器件的方法300的流程图。图3A、图3B和图4至图7是经过根据图2的方法所处理的示例性堆叠式IC器件400的截面图。应当理解，可在该方法之前、之间以及之后提供附加步骤，并且对于该方法的其它实施例，所描述的一些步骤可以被替换或者去除。

参照图2和图3A，方法300开始于步骤302，通过诸如直接接合的合适的接合技术将第一半导体晶圆100和第二半导体晶圆200结合在一起。在一个实施例中，第一半导体晶圆100和第二半导体晶圆200中分别形成有多个接合焊盘。在该实施例中，位于第二半导体晶圆200的接合焊盘与位于第一半导体晶圆100的与之相对应的接合焊盘面对面对准。根据一些实施例，在直接接合工艺中，第一半导体晶圆100和第二半导体晶圆200之间的连接可以通过金属与金属接合（例如，铜与铜接合）、电介质与电介质接合（例如，氧化物与氧化物接合）、金属与电介质接合（例如，铜与氧化物接合）或者它们的组合来实现。在一些实施例中，第一半导体晶圆100和第二半导体晶圆200通过合适的三维结构彼此连接。还可使用粘附层。

另外，可以进行薄化工艺以从任一个或者两个衬底的背面薄化。薄化工艺可包括机械研磨工艺和/或化学薄化工艺。例如，在机械研磨工艺期间，大量的衬底材料可以从第一衬底102去除。之后，化学薄化工艺可对第一衬底102的背面应用蚀刻化学剂以进一步薄化第一衬底102。

继续参照图2和图3A，方法300进行至步骤304，去除部分第一衬底102以形成衬底沟槽120。在一个实施例中，在第一衬底102的背面上方形成有底部抗反射涂（BARC）层110。BARC层110可包括氮化物材料、有机材料、氧化物材料等。BARC层110可以使用诸如CVD、PVD等的合适的技术形成。

衬底沟槽120可以通过光刻和蚀刻工艺形成。作为实例，在第一衬底102上方通过旋涂、曝光和显影工艺形成图案化的光刻胶层。然后通过图案化的光刻胶对第一衬底102进行蚀刻。该蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺和/或它们的组合。蚀刻工艺还可包括选择性湿法蚀刻或者选择性干法蚀刻。示例的湿法蚀刻溶液包括氢氧化四甲基铵（TMAH）、HF/HNO₃/CH₃COOH溶液或者其它合适的溶液。示例的干法蚀刻工艺可包括使用氯基化学剂的偏置等离子体蚀刻工艺。其它示例干法蚀刻剂气体包括CF4、NF3、SF6以及He。在某实施例中，相对于第一IMD层104，进行的选择性蚀刻具有充分的蚀刻选择性。

如图3A所示，在一个实施例中，形成的衬底沟槽120的尺寸使得它包括一个以上的深互连插塞。这将在下面详细描述。如图3B中所示，在另一个实施例中，形成的衬底沟槽120的尺寸使得它包括单个未来深互连插塞。为了示例起见，下面的公开将针对图3A的实施例。应当理解，可在图3B的实施例上实施相同的步骤。

参照图2和图4，方法300进行至步骤306，在衬底沟槽120填充介电层130以在第一衬底102中形成介电块135。介电层130可包括诸如二氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸盐玻璃（PEG）、硼磷硅酸盐玻璃（BPSG）、氟硅酸盐玻璃（FSG）、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、聚酰亚胺、低k介电材料、其它合适的材料和/或它们的组合。用于沉积介电层130的常见方法包括热氧化作用、CVD、高密度等离子体CVD（HDP-CVD）、PVD、ALD、旋涂沉积和/或其它合适的沉积工艺。

在本实施例中，应用诸如化学机械抛光（CMP）的工艺使介电块135平坦化来与第一衬底102（BARC层110）的顶面平齐，从而获得用于后面的光刻工艺的基本平坦的表面。

参照图2和图5，方法300进行至步骤308，在包括介电块135的第一衬底102上方形成具有深互连沟槽（DIT）开口145的图案化掩模140。图案化掩模140可以为光刻胶层或者硬掩模。图案化掩模140通过合适的沉积、光刻和蚀刻技术形成在第一衬底102和介电块135的顶面上。在本实施例中，图案化掩模140形成在由第一衬底102和介电块135制造的基本平坦表面上，其可改善光刻工艺的工艺窗。DIT开口145与设置在第二半导体晶圆200中对应的导电部件206和208对准。

参照图2和图6，方法300进行至步骤310，形成从第一半导体晶圆100延伸到第二半导体晶圆200的深互连沟槽（DIT）150。DIT150形成为分别具有上部156、158以及下部256、258。穿过DIT开口145，DIT150的上部（156和158）通过蚀刻介电块135和第一IMD层104形成，而DIT150的下部（256和258）通过蚀刻第一IMD层104和第二IMD层204以及连接两个堆叠的晶圆的接合面而形成。导电部件106、108、206和208至少部分暴露在DIT150中。

合适的蚀刻工艺包括干法蚀刻、各向异性湿法蚀刻或者任何其它合适的蚀刻。在本实施例中，相对于导电部件106、108施加了具有充分的蚀刻选择性的选择性蚀刻工艺。因此，对于IMD层104和204的蚀刻工艺，导电部件106和108可起硬掩模层（一种“内置”硬掩模）的作用。在一个实施例中，可采用选择性蚀刻工艺以快速蚀刻IMD层104和204，同时仅蚀刻导电部件106和108的小部分。硬掩模层的暴露部分（例如，导电部件106和108）被部分地蚀刻掉，从而形成诸如凹槽157和凹槽159之类的凹槽。凹槽157和凹槽159的深度可根据不同的应用和设计需要而改变。

参照图2和图7，方法300进行至步骤312，在DIT150中填充导电材料以形成深互连插塞（DIP）160。DIP160包括高导电性和低电阻金属、元素金属、过渡金属元素等。例如，DIP160包括铜、铜合金（例如，铜镁合金（CuMn）、铜铝合金（CuAl）或者铜硅合金（CuSi）），然而，也可替代地使用其它材料（如，钨、铝）。DIP160可通过本领域已知的任何合适的方法（例如，PVD、溅射CVD、电镀等）形成。在一个实施例中，DIP160进一步被阻挡层包围以防止扩散和/或提供材料粘合。阻挡层可包括氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）、氮化钛硅（TiSiN）或者氮化钽硅（TaSiN）。DIP160形成为具有第一宽度w₁的上部和具有第二宽度w₂的下部。在本实施例中，第一宽度w₁基本大于第二宽度w₂。介电块135和第一IMD层104对DIP160的上部提供电隔离，而第一IMD层104和第二IMD层204对DIP160的下部提供电隔离。另外，如果需要期望的形貌，可施加化学机械抛光（CMP）以去除导电材料从而获得平坦效果。

应当注意，尽管图7示出了堆叠在一起的两个半导体晶圆，本领域普通技术人员应理解，图7中示出的堆叠式半导体器件仅是实例。可存在多种可选方式、变形和修改。例如，该堆叠式半导体器件可容纳多于两个晶圆。

基于以上，本发明提供了堆叠式IC器件，其采用了介电块和深互连沟槽的结构和形成。介电块为深互连沟槽的光刻工艺提供了基本平坦的表面并且它表明了工艺窗口改进。深互连沟槽通过具有充分蚀刻选择性的选择性蚀刻工艺形成以使用“内置”硬掩模来获得工艺灵活性和控制。

本发明提供了堆叠式集成电路（IC）器件的多种不同实施例。堆叠式IC器件包括第一半导体元件。第一半导体元件包括第一衬底、第一衬底中的介电块以及形成在第一衬底上方第一金属间介电层中的多个第一导电部件。堆叠式IC器件还包括接合在第一半导体元件上的第二半导体元件。第二半导体元件包括第二衬底以及形成在第二衬底上方第二金属间介电层中的多个第二导电部件。堆叠式IC器件还包括连接在第一导电部件和第二导电部件之间的深互连插塞。导电深互连插塞通过介电块、第一金属间介电层和第二金属间介电层隔离。导电深互连插塞包括形成在硬掩模层的第一侧上方的上部。上部具有第一宽度。导电深互连插塞还具有形成在硬掩模层的第二侧上方的下部。下部具有基本小于第一宽度的第二宽度。

在另一实施例中，堆叠式集成电路（IC）器件包括第一半导体元件，其具有第一衬底、设置在第一衬底中的介电块以及第一导电部件。堆叠式IC器件还具有接合在第一半导体元件上的第二半导体元件。第二半导体元件包括第二衬底以及第二衬底上方的第二导电部件。堆叠式集成电路（IC）器件还包括连接在第一导电部件和第二导电部件之间的导电深互连插塞。导电深互连插塞包括由介电块隔离的上部以及宽度远小于上部宽度的下部。

在又一实施例中，一种用于制造堆叠式集成电路（IC）器件的方法包括：提供第一半导体元件。第一半导体元件包括第一衬底、第一衬底上方的第一金属间介电（IMD）层以及第一IMD层中的导电部件。该方法还包括将第一半导体元件接合至第二半导体元件上。第二半导体元件包括第二衬底、第二衬底上方的第二金属间介电（IMD）层以及第二IMD层中的第二导电部件。该方法还包括在第一衬底中形成衬底沟槽，用介电材料填充衬底沟槽以形成具有与第一衬底平齐的基本平坦表面的介电块，在平坦的第一衬底和介电块上方形成图案化掩模，穿过图案化掩模蚀刻介电块、第一IMD层和部分第二IMD层以形成深互连沟槽以及用导电材料填充深互连沟槽以形成深互连插塞来连接第一和第二导电部件。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，他们可以很容易地将本发明用作基础来设计或更改其它用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims

1.一种堆叠式集成电路器件，包括：

第一半导体元件，包括：

第一衬底；

所述第一衬底中的介电块；和

第二衬底；和

形成在所述第一金属间介电层和所述第二金属间介电层中的下部，所述下部具有小于所述第一宽度的第二宽度，其中，所述导电深互连插塞的穿过所述第一导电部件的部分包括具有所述第一宽度的段和具有所述第二宽度的段。

2.根据权利要求1所述的器件，其中，所述第一导电部件在形成所述导电深互连插塞的下部期间用作蚀刻硬掩模。

3.根据权利要求1所述的器件，其中，所述导电深互连插塞的上部通过所述介电块和所述第一金属间介电层隔离。

4.根据权利要求1所述的器件，其中，所述导电深互连插塞的下部通过所述第二金属间介电层隔离。

5.根据权利要求1所述的器件，还包括：

形成在所述第一导电部件的第一侧中的凹槽区。

6.根据权利要求1所述的器件，其中，多个导电深互连插塞形成在单个介电块中。

7.根据权利要求1所述的器件，其中，单个导电深互连插塞形成在所述介电块中。

8.一种堆叠式集成电路器件，包括：

具有第二宽度的下部，

其中，所述导电深互连插塞的穿过所述第一导电部件的部分包括具有所述第一宽度的段和具有所述第二宽度的段。

9.根据权利要求8所述的器件，其中，所述导电深互连插塞的上部的第一宽度大于所述下部的第二宽度。

10.根据权利要求8所述的器件，还包括：

形成在所述第一导电部件的第一侧中的凹槽区。

11.根据权利要求8所述的器件，还包括：

设置在所述第一半导体元件中的第一金属间介电(IMD)层；以及

设置在所述第二半导体元件中的第二金属间介电(IMD)层。

12.根据权利要求11所述的器件，其中，所述导电深互连插塞的上部设置在所述介电块和所述第一金属间介电层中，并且所述导电深互连插塞的下部设置在所述第一金属间介电层和所述第二金属间介电层中。

13.根据权利要求8所述的器件，其中，多个导电深互连插塞形成在单个介电块中。

14.根据权利要求8所述的器件，其中，单个导电深互连插塞形成在所述介电块中。

15.一种制造堆叠式集成电路器件的方法，包括：

提供第一半导体元件，所述第一半导体元件包括：

第一衬底；

所述第一衬底上方的第一金属间介电(IMD)层；和

所述第一金属间介电层中的第一导电部件；

第二衬底；

所述第二衬底上方的第二金属间介电(IMD)层；以及

所述第二金属间介电层中的第二导电部件；

在所述第一衬底中形成衬底沟槽；

用介电材料填充所述衬底沟槽以形成具有与所述第一衬底平齐的平坦表面的介电块；

在平坦的所述第一衬底和所述介电块上方形成图案化掩模；

穿过所述图案化掩模蚀刻所述介电块、所述第一金属间介电层和部分所述第二金属间介电层以形成深互连沟槽；以及

16.根据权利要求15所述的方法，所述介电块和所述第一衬底的平坦表面通过化学机械抛光(CMP)形成。

17.根据权利要求15所述的方法，其中，所述深互连沟槽通过光刻和相对于所述第一导电部件具有充分的蚀刻选择性的选择性蚀刻工艺形成。

18.根据权利要求17所述的方法，其中，所述第一导电部件用作蚀刻硬掩模。

19.根据权利要求15所述的方法，其中，所述深互连插塞具有上部和下部。

20.根据权利要求19所述的方法，其中，所述深互连插塞的上部的宽度大于下部的宽度。