CN103064503A - 片上***及其缓存器 - Google Patents

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Abstract

本发明是关于片上***及其缓存器。片上***包括微控制器；及存储供所述微控制器读取的指令与数据的缓存器。所述缓存器包含非易失性静态随机访问存储器。在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够保存所述片上***的现场内容。相较于现有技术，本发明具有低功耗和快速自断电模式恢复正常工作模式的优点。

Description

片上***及其缓存器
技术领域
本发明涉及集成电路领域，特别是关于集成电路领域中的片上***及其缓存器。
背景技术
在片上***(System-on-Chip)结构中，当微控制器读取保存在片外硬盘中的指令和数据时，通常片上***依次把保存在该片外硬盘的指令或数据读到片外内存中，然后把片外内存中的指令或数据导入到片上***的缓存器中，最后由微控制器从缓存器中读取指令和数据执行操作。其中，片上的缓存器一般部是采用静态随机访问存储器(SRAM，Static RandomAccess Memory)来做的。在微控制器单元读取缓存器中的指令和数据时，如果***内发生了中断或异常，***会把现场内容包括中断堆栈，用户堆栈，全局变量，局部变量等等，全部保存到缓存器中。待中断或异常处理完成后，微控制器会把保存在缓存器中的现场内容全部恢复，继续执行被中断的指令或数据。在执行中断或处理异常这一期间，缓存器需要一直保持上电的状态才能够使其保存的数据不丢失。这很容易产生静态漏电功耗，随着工艺尺寸越做越小，缓存器在整个片上***中占的比例和面积也愈来愈大。例如在深亚微米工艺节点(DSM)下这一问题尤为突出，静态漏电功耗甚至会大于动态功
Figure BDA00002640394800011
耗。
此外，当指令或数据导入缓存器而被微控制器执行时，如果片上***的缓存器发生断电；由于现有的片上***的缓存器采用SRAM，基于SRAM断电会丢失存储内容的特性，在重新上电后，片上***的缓存器的指令和数据需要重新导入。这意味着指令和数据需重新从片外硬盘读入到片外内存，然后被导入到片上***的缓存器，且微控制器需从头开始执行程序方可。不仅浪费了很多的功耗，也大大地降低了微控制器从低功耗模式(缓存器掉电)转为正常工作模式的速度。
综上所述，在电子产品日趋小型化、低功耗的趋势下，现有片上***所使用的缓存器势必不能满足市场的需求，亟需改进。
发明内容
本发明克服了现有技术中静态漏电功耗过大且恢复正常工作的速度较慢等缺陷，提出了一种片上***及其缓存器。
本发明提出了一种片上***，包含：
微控制器；及
缓存器，存储供所述微控制器读取的指令与数据；其中，所述缓存器包含非易失性静态随机访问存储器；在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够保存所述片上***的现场内容。
其中，当所述缓存器重新上电后，所述片上***从所述非易失性静态随机访问存储器内恢复所述现场内容，并根据所述现场内容中的程序指针从片外导入指令和数据到所述缓存器以继续执行程序。
其中，增大所述非易失性静态随机防问存储器在整个所述缓存器内的容量大小比例，在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器还可以保存将要被所述微控制器处理的部分或全部指令和/或数据。
其中，当所述缓存器重新上电后，所述片上***从所述非易失性静态随机访问存储器内恢复所述现场内容，并继续执行保存在所述非易失性静态随机访问存储器内的所述掉电前将要被微控制器处理的部分或全部指令和/或数据。
其中，进一步地，所述缓存器完全是由非易失性静态随机访问存储器构成。
其中，当所述缓存器重新上电后，所述片上***继续执行掉电前保存在所述缓存器内的被中断的指令和数据。
本发明还提出了一种缓存器，应用于所述片上***，存储供所述片上***的微控制器读取的指令与数据；其中所述缓存器包含：非易失性静态随机访问存储器；在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够保存所述片上***的现场内容。
其中，增大所述非易失性静态随机访问存储器在整个所述缓存器内的容量大小比例，在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够保存所述缓存器内将要被微控制器处理的部分或全部指令和/或数据。
其中，进一步地，所述缓存器完全是由非易失性静态随机访问存储器构成。
根据本发明实施例的片上***及其缓存器不仅克服了静态漏电功耗大的问题，同时在超低功耗模式(缓存器掉电)结束后能够很快的恢复现场且继续执行指令或数据。
附图说明
图1是一片上***从片外导入程序(指令和/或数据)的流程示意图；
图2是根据本发明一实施例的片上***的缓存器的结构及程序执行过程示意图；
图3是采用图2所示的缓存器的片上***的程序执行流程图；
图4是根据本发明另一实施例的片上***的缓存器的结构及程序执行过程示意图；
图5是根据本发明一实施例的基于冯诺依曼结构的缓存器的结构及程序导入示意图；
图6是根据本发明一实施例的基于哈佛结构的缓存器的结构及程序导入示意图；
图7是采用图5、6所示的缓存器的片上***的程序执行流程图；
图8是根据本发明第三实施例的片上***的缓存器的程序执行流程图。
具体实施方式
结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有特别限制内容。
图1是一片上***100从片外导入程序(指令和/或数据)的流程示意图。如图1所示，片上***100包含微控制器2及存储供微控制器2读取的指令与数据的缓存器3。片上***100需依次把保存在片外硬盘5的指令或数据读到片外内存4中，再自片外内存4中导入到缓存器3中，由微控制器2从缓存器3中读取指令和数据执行程序操作。
而对于采用SRAM结构的片上***的缓存器3而言，其在片上***100处理中断或异常时需要一直保持上电的状态才能保证其中的数据或者指令不丢失。也就是在片上***100处于中断或异常处理时，缓存器3不能掉电，而这样势必会造成很大的静态漏电功耗。此外，一旦片上***的缓存器3发生断电；在重新上电后，程序(指令和数据)需重新从片外硬盘5读入到片外内存4，然后被导入到片上***的缓存器3，直至全部恢复微控制器2方可重新从头执行程序。一方面造成不必要的大量功耗，另一方面也极大影响了微控制器恢复正常工作模式的速度。
根据本发明实施例的片上***100及其缓存器3可很好的解决上述技术问题，该缓存器3使用非易失性静态随机存储器(NVSRAM，Non-volatile SRAM)部分或全部代替SRAM。其中NVSRAM是由一个基本的SRAM存储单元和两个基于相变(phase change)材料的或是磁存储(MRAM)材料非易失存储单元组成的，即使在掉电后数据也会一直保持不变。由于NVSRAM具有掉电后数据不丢失的特性，片上***可将全部的全局变量、局部变量、中断堆栈、用户堆栈放在NVSRAM内。无论是在处理中断、异常或者正常执行指令、数据过程中，当片上***要进入超低功耗模式(缓存器掉电)前，微控制器，如其内核都可将局部变量、全局变量、用户堆栈数据、中断堆栈数据和当前PC指针转移到NVSRAM内。这样在中断或异常期间，微控制器2可以使整个缓存器3掉电，解决了SRAM造成的静态漏电功耗的问题。此外在缓存器3再上电后，微控制器2可以快速恢复掉电前的缓存器3现场而继续执行程序，无需从头重新导入所有指令和数据。随着工艺的发展，缓存器3在整个片上***100中占的比例和面积也愈来愈大；本发明的优点也将愈加凸显。
由于每个NVSRAM的面积比相应的SRAM的面积大，如在一实施例，每个NVSRAM的面积比原来的6T-SRAM的面积大1/3，所以具体应用中针对不同片上***100的应用要求，主要是对缓存器3面积的考虑，本发明的片上***的缓存器3可对NVSRAM和SRAM的采用比例作各种各样的不同调整。
根据本发明的一实施例，如果片上***100对缓存器的面积要求很严格，则可以把NVSRAM所占整个缓存器的面积比例设置至最小，如容量减小到只能存放全局变量、局部变量、中断堆栈、用户堆栈及其它***现场数据。这对于本领域技术人员而言是容易理解的，本发明不再赘述。
图2是根据本发明第一实施例的片上***的缓存器10的结构及程序执行过程示意图，其中该片上***100的缓存器10采用的NVSRAM容量设置为最小，即仅可存放***现场内容，如全局变量、局部变量、中断堆栈、用户堆栈等。该片上***的缓存器10是基于冯诺依曼(VonNeumann)结构的指令数据缓存器，包含采用NVSRAM的指令数据缓存器12和采用SRAM的指令数据缓存器14两部分。如图2所示，其中s3表示在***100进入超低功耗模式(缓存器10掉电)前即b处时，***程序16执行了s3的时间，程序I(包括指令和数据)17是已执行的，还未执行的程序为程序II 18。
图3是采用图2所示的缓存器10的片上***100的程序执行流程图。在步骤50，需判断缓存器10是否要进入掉电模式(超低功耗模式)。如果缓存器10将要掉电，则在步骤52缓存器10掉电前，在步骤51把现场内容(比如：全局和局部变量、现场数据、PC指针等)导入到采用NVSRAM的指令数据缓存器12。鉴于NVSRAM非易失的特性，NVSRAM的指令数据缓存器12中的指令数据在掉电情况下也不会丢失和改变。在缓存器10被唤醒，进入步骤53缓存器10上电后，片上***100的微控制器2能够在步骤54快速恢复现场。在步骤55，片上***100只需要按照PC指针将未执行的程序II 18重新从片外硬盘5经过片外内存导入到缓存器10中，节省了时间s3。因而，根据本发明一实施例的片上***可快速的继续程序执行，即转入步骤56。
图4是根据本发明第二实施例的片上***的缓存器20的结构及程序执行过程示意图，其中该片上***100的缓存器20采用的NVSRAM容量同样设置为最小，即仅可存放***现场内容。该片上***的缓存器20是基于哈佛(Harvard)结构，即包含分离的指令缓存器30和数据缓存器40，其中指令缓存器30包含采用NVSRAM的指令缓存器32和采用SRAM的指令缓存器34两部分，数据缓存器40包含采用NVSRAM的数据缓存器42和采用SRAM的数据缓存器44两部分。如图4所示，s4表示***100在进入超低功耗模式(缓存器掉电)前即c处，指令36和数据46被执行了s4的时间，即指令I 37和数据I 47已被执行，还没执行完的指令和数据为指令II 38、数据II 48。
同样，当***100要进入超低功耗模式(缓存器掉电)前，仅把现场内容导入到相应的NVSRAM指令缓存器32和NVSRAM数据缓存器42即可。在缓存器20恢复上电后，片上***100的微控制器2能够快速恢复现场，且只需将未执行的指令II 38与数据II 48重新从片外硬盘5经片外内存4导入到缓存器20即可，节省了时间s4。
而根据本发明的另一实施例，如果片上***100允许缓存器3面积有一定冗余，则NVSRAM区域所占的容量可较最低限制相应增加。当片上***100要进入超低功耗模式(缓存器3掉电)时，如果微控制器2刚好执行到某段程序的当中，尤其是***100对这段程序的模式转换时间要求很高，此时程序员可要求操作***把现场内容保存到NVSRAM区域中，同时把将要处理的位于缓存器3内的一段指令或数据(部分或全部)导入到NVSRAM区域。
图5是根据本发明一实施例的基于冯诺依曼结构的缓存器10的结构及程序导入示意图。如图5所示，b点代表***100进入超低功耗模式(缓存器掉电)的时间点，s6是***100进入超低功耗模式(缓存器10掉电)前程序16执行了的时间。此时，未执行的程序II 18包含两部分：程序III 60是***100将要处理的位于缓存器10内的程序区间，程序IV 62是余下的位于片外内存4或片外硬盘5上未执行的程序。t1是程序III 60从缓存器10上任意位置导入到采用NVSRAM的缓存器12所需的时间，t2是程序IV 62从片外硬盘5或片外内存4导入到缓存器10所需的时间。图6是根据本发明一实施例的基于哈佛结构的缓存器20的结构及程序导入示意图。如图6所示，c点表示***100进入超低功耗模式(缓存器掉电)的时间点，s7是***100进入超低功耗模式前程序16执行了的时间。未执行的指令II 38和数据II 48包含两部分：指令III 64和数据III 65是***100将要处理的位于缓存器20内的指令区域和数据区域，指令IV 66和数据IV 67是余下位于片外内存4或片外硬盘5上的未执行的指令和数据。t3是指令III 64从缓存器20上任意位置导入到缓存器20上NVSRAM指令区域(即，NVSRAM指令缓存器32)花费的时间，t4是指令IV 66从片外内存或片外硬盘5导入到缓存器20花费的时间，t5是数据III 65从缓存器20上任意位置导入到缓存器20上NVSRAM数据区域(即，NVSRAM数据缓存器42)花费的时间，t6是数据IV 67从片外内存4或片外硬盘5导入到缓存器20花费的时间。
图7是采用图5、6所示的缓存器10、20的片上***100的程序执行流程图。在步骤70，需判断缓存器10、20是否要进入掉电模式(或超低功耗模式)。如果缓存器10、20将要掉电，则在步骤73缓存器10、20掉电前，在步骤71把现场内容(比如：全局和局部变量、现场数据、PC指针等)导入到NVSRAM区域，如采用NVSRAM的指令缓存器32。在步骤72把位于缓存器10中的等待执行的程序III 60(基于冯诺依曼结构)或缓存器20中的等待执行的指令III 64和数据III 65(基于哈佛结构)保存到NVSRAM中。在缓存器10、20被唤醒，即进入步骤74缓存器10、20上电后，片上***100的微控制器2能够在步骤75快速恢复现场。然后在步骤76继续执行保存于NVSRAM的程序即可，如程序III 60(基于冯诺依曼结构)或指令III 64和数据III 65(基于哈佛结构)。在执行完NVSRAM中存放的指令和/或数据后，仍需要重新从片外导入断电前的程序IV 62(基于冯诺依曼结构)或者指令IV 66与数据IV 67(基于哈佛结构)。
本发明的第三实施例中，整个缓存器部是用NVSRAM做的，该缓存器不仅可以实现传统缓存器的所有功能，而且程序在导入到该缓存器后会被保存，该缓存器可以完全掉电，从而克服了缓存器静态漏电功耗大的问题。断电恢复后，保存在该缓存器中的程序可以使微控制器单元接着断电前的程序执行，而不用重新导入。这样就可以达到超快恢复现场，不需要额外的任何时间，同时也避免了程序被第二次导入时多余的动态漏电功耗的问题。图8是根据本发明第三实施例的片上***的缓存器的程序执行流程图，程序在执行时***若需要进入超低功耗模式(缓存器掉电)，缓存器马上进入掉电模式等待被唤醒，缓存器上电后，微控制器继续读取NVSRAM里面的数据，接着等断电前的程序执行。
相较于现有完全使用SRAM的片上***的缓存器，本发明的缓存器以NVSRAM部分或全部代替SRAM，从而可大幅度的降低功耗(包括静态和动态的漏电功耗)，而且可较为快速的自断电模式恢复。因而更适于电子产品的发展诉求，如低功耗、快速响应等。相较于现有的缓存器，本发明中提出的三个实施例的缓存器优缺点对比如以下表1所示。
响应进入超低功耗模式(缓存器掉电)请求，对于现有的缓存器和本发明中的第三实施例，在请求发生时不需要做任何事，直接进入缓存器掉电模式，对于本发明中的第一实施例的缓存器，只需要保存现场数据，PC指针，全局变量，局部变量等，响应请求很快，但是对于第二实施例的缓存器，除了保存现场数据，PC指针，全局变量，局部变量外，还需要把当前将要执行的处在缓存器内的指令区域和数据区域也保存到NVSRAM中，所以在响应请求时的速度慢。
超低功耗模式(缓存器掉电)结束后恢复现场时，现有的缓存器在恢复现场时需要重新导入指令和数据，且从头执行，这样使得恢复现场变的很慢。对于本发明的第一实施例来说需要根据PC指针从片外导入程序继续执行，而对于本发明中的第二实施例与第三实施例的缓存器来说，因为缓存器掉电前的数据都保存在NVSRAM中，所以在恢复现场时数据立即恢复，且在中断或异常执行时都可以使缓存器处于掉电的模式，从而解决了静态漏电功耗的问题。
假如现有缓存器的总面积为A，本发明中每个缓存器的存储单元NVSRAM比SRAM的面积大1/3，对于设计第一实施例的缓存器，存储现场的数据假如需要10％SRAM的容量，把10％的SRAM用NVSRAM代替后缓存器的面积就是1.03A，对于设计第二实施例的缓存器，因为设计第二实施例的缓存器是把第一实施例的缓存器中NVSRAM所占的面积比例适当放大的，所以第二实施例的缓存器的面积大小取值范围为1.03A到1.3A。第三实施例是把缓存器中的所有SRAM都用NVSRAM代替，所以第三实施例缓存器的面积是1.3A。
功耗方面，现有的缓存器中的存储单元SRAM必选一直保持上电的状态下，才能保证数据不丢失，因此产生的功耗P4是最大的。本发明中设计第一实施例的缓存器，在NVSRAM中保存了一些现场恢复的数据，基于NVSRAM的特性，在中断或异常执行时也可以把该缓存器掉电，减少静态漏电功耗，所以设计第一实施例的缓存器产生的功耗P1要比P4小。但在缓存器重新上电后，因为缓存器中NVSRAM所占的比例只是很少一部分，保存的数据有限，所以仍需重新导入一部分指令和数据。设计第二实施例的缓存器是把第一实施例缓存器中的NVSRAM所占的面积比例适当放大，在现场保存时，保存在第二实施例中的NVSRAM中的数据要比第一实施例中的NVSRAM中的数据多，因此不需要从片外重新导入数据，所以设计第二实施例产生的功耗P2比第一实施例产生的功耗P1要小。设计第三实施例中的缓存器是用NVSRAM代替所有的SRAM，不仅在中断执行时可以把该缓存器掉电，而且在缓存器掉电恢复后，不需要再重新导入程序，所以设计第三实施例的缓存器产生的功耗P3是最低的。综上，4种方式的缓存器产生的功耗大小依次为：P4＞P1＞P2＞P3。
表1本发明与现有技术的优缺点对比
Figure BDA00002640394800071
本发明的保护内容不局限于以上实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。

Claims (9)

1.一种片上***，其特征在于，包含：
微控制器；及
缓存器，存储供所述微控制器读取的指令与数据；其中，所述缓存器包含非易失性静态随机访问存储器；在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够保存所述片上***的现场内容。
2.如权利要求1所述的片上***，其特征在于，增大所述非易失性静态随机访问存储器在整个所述缓存器内的容量大小比例，其中在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器还可以保存将要被所述微控制器处理的部分或全部指令和/或数据。
3.如权利要求1所述的片上***，其特征在于，当所述缓存器重新上电后，所述片上***从所述非易失性静态随机访问存储器内恢复所述现场内容，并根据所述现场内容中的程序指针从片外导入指令和数据到所述缓存器以继续执行程序。
4.如权利要求2所述的片上***，其特征在于，所述缓存器重新上电后，所述片上***从所述非易失性静态随机访问存储器内恢复所述现场内容，并继续执行保存在所述非易失性静态随机访问存储器内的所述掉电前将要被微控制器处理的部分或全部指令和/或数据。
5.如权利要求1所述的片上***，其特征在于，进一步地，所述缓存器完全是由非易失性静态随机访问存储器构成。
6.如权利要求5所述的片上***，其特征在于，所述缓存器重新上电后，所述片上***继续执行掉电前保存在所述缓存器内的被中断的指令和数据。
7.一种缓存器，其特征在于，应用于片上***，存储供所述片上***的微控制器读取的指令与数据；其中所述缓存器包含：非易失性静态随机访问存储器；在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够保存所述片上***的现场内容。
8.如权利要求7所述的缓存器，其特征在于，增大所述非易失性静态随机防问存储器在整个所述缓存器内的容量大小比例，其中在所述缓存器进入掉电模式前，所述非易失性静态随机访问存储器能够还可以保存所述缓存器内将要被微控制器处理的部分或全部指令和/或数据。
9.如权利要求7所述的缓存器，其特征在于，进一步地，其中所述缓存器完全是由非易失性静态随机访问存储器构成。
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