CN102707756B - 一种采用动态esr补偿电阻的宽负载线性调整器 - Google Patents

一种采用动态esr补偿电阻的宽负载线性调整器 Download PDF

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Abstract

本发明特别涉及一种采用动态ESR补偿电阻的宽负载线性调整器，包括带隙基准部分和LDO环路部分，所述LDO环路通过Mc等效的动态ESR补偿电阻作为动态可调电阻，依据Buffer的输入级电平跟随负载的变化，ESR等效电阻调节***零点的位置。本方案实现了LDO***在很快的负载范围内环路稳定，并大大提高了***带宽，增快了环路响应速度。

Description

一种采用动态ESR补偿电阻的宽负载线性调整器
技术领域
本发明涉及电学领域，特别涉及一种采用动态ESR补偿电阻的宽负载线性调整器。
背景技术
现代电子设备发展迅速，处理器等核心芯片处理速度日益提快，传统线性调制器(LDO)环路带宽小，响应速度慢，负载能力差，已经无法满足性能日益提高的现代电子***要求，而开关电源的噪声和较大的输出纹波在很多高精度应用领域无法满足要求。
发明内容
本发明的目地是提供一种大负载能力的宽负载线性调整器，它通过ESR补偿电阻补偿技术实现了LDO***在很快的负载范围内环路稳定，并大大提高了***带宽，增快了环路响应速度。
为实现上述目的，本发明采用的技术方案为：
一种采用动态ESR补偿电阻的宽负载线性调整器，其特征在于，包括带隙基准部分和LDO环路部分，所述LDO环路通过Mc等效的动态ESR补偿电阻作为动态可调电阻，依据Buffer的输入级电平跟随负载的变化，ESR等效电阻调节***零点的位置。
所述ESR等效电阻调节***零点位置的公式如下：
所述带隙基准部分包括三个双极型晶体管，七个P型MOS管，一个运放，一个电流漏和两个电阻。
所述带隙基准部分具体元器件连接如下：
第零P型MOS管MP0的栅极、第零P型MOS管MP0的漏极与电流漏的输入端连接；第一运算放大器A1输出端、第一P型MOS管MP1的栅极、第二P型MOS管MP2的栅极与第三P型MOS管MP3的栅极连接；第一P型MOS管MP1的漏极与第四P型MOS管MP4的源极连接；第二P型MOS管MP2的漏极与第五P型MOS管MP5的源极连接；第三P型MOS管MP3的漏极与第六P型MOS管MP6的源极连接；第一运算放大器A1的同相输入端、第五P型MOS管MP5的漏极、电阻R1的一端连接；第一运算放大器A1的反相输入端、第四P型MOS管MP4的漏极与第一P型双极型晶体管Q1的集电极连接；电阻R1的另一端与第二P型双极型晶体管Q2的集电极连接；第六P型MOS管MP6的漏极、电阻R2的一端与带隙基准电压输出端Vref连接；电阻R2的另一端与第三P型双极型晶体管Q3的集电极连接；
第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第二P型MOS管MP2的源极、第三P型MOS管MP3的源极与电源VDD连接；
电流漏的输出端、第一P型双极型晶体管Q1的基极、第一P型双极型晶体管Q1的发射极、第二P型双极型晶体管Q2的基极、第二P型双极型晶体管Q2的发射极、第三P型双极型晶体管Q3的基极、第三P型双极型晶体管Q3的发射极与地GND连接。
所述LDO环路部分包括两个电容、两个电阻、十一个P型MOS管和六个N型MOS管。
所述LDO环路部分具体元器件连接如下：
第一P型MOS管P1的源极、第四P型MOS管P4的源极、第六P型MOS管P6的栅极、第七P型MOS管P7的栅极、第五P型MOS管P5的源极、电容C的一端、第八P型MOS管P8的源极和电阻R1的一端连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；第二P型MOS管MP2的栅极、R2的一端与R3的一端连接；第三P型MOS管MP3的栅极与基准电压Vref连接；第二P型MOS管MP2的漏极、第三N型MOS管MN3的源极与第一N型MOS管MN1的漏极连接；第三P型MOS管MP3的漏极、第四N型MOS管MN4的源极与第二N型MOS管MN2的漏极连接；第四P型MOS管MP4的栅极、第五P型MOS管MP5的栅极、第六P型MOS管MP6的漏极与第三N型MOS管MN3的漏极连接；第四P型MOS管MP4的漏极与第六P型MOS管MP6的源极连接；第五P型MOS管MP5的漏极与第七P型MOS管MP7的源极连接；第七P型MOS管MP7的漏极、第四N型MOS管MN4的漏极、第九P型MOS管MP9的栅极与P型MOS管Mc的源极连接；第八P型MOS管MP8的漏极、第九P型MOS管MP9的源极与第七N型MOS管MN7的栅极连接；第七N型MOS管MN7的源极、P型MOS管Mpass的栅极与第六N型MOS管MN6的漏极连接；P型MOS管Mpass的漏极、电容CL的一端、电容Cc的一端、R2的另一端与LDO输出端Vout连接；电容Cc的另一端与P型MOS管Mc的漏极连接；
第一P型MOS管MP1的栅极、第八P型MOS管MP8的栅极与偏置电压Vpb1连接；第六P型MOS管MP6的栅极、第七P型MOS管MP7的栅极与偏置电压Vpb2连接；第一N型MOS管MN1的栅极、第六N型MOS管MN6的栅极、第二N型MOS管MN2的栅极与偏置电压Vnb1连接；第三N型MOS管MN3的栅极、第四N型MOS管MN4的栅极与偏置电压Vnb2连接；P型MOS管Mc的栅极与偏置电压VB连接；
第一P型MOS管MP1的源极、第四P型MOS管MP4的源极、第五P型MOS管MP5的源极、第八P型MOS管MP8的源极、第七N型MOS管MN7的漏极与电源Vsys连接；P型MOS管Mpass的源极与电源Vin连接；
第一N型MOS管MN1的源极、第二N型MOS管MN2的源极、第六N型MOS管MN6的源极、第九P型MOS管MP9的漏极、电阻R1的另一端、电容CL的另一端与地GND连接。
本发明提供的一种采用动态ESR补偿电阻的宽负载线性调整器，它通过动态ESR补偿电阻补偿技术实现了LDO***在很快的负载范围内环路稳定，并大大提高了***带宽，增快了环路响应速度。
附图说明
图1为本发明带隙基准部分电路结构图。
图2为本发明LDO环路部分电路结构图。
图3为本发明动态ESR补偿电路结构图。
具体实施方式
以下结合附图和具体实施例对本发明做进一步说明。
本实施例是针对电学电源领域，特别是一种采用动态ESR补偿电阻的宽负载线性调整器，设置有带隙基准部分和LDO环路部分，其中带隙基准部分包括双极型晶体管Q1、Q2、Q3，P型MOS管MP0、MP1、MP2、MP3、MP4、MP5、MP6，一个运放，一个电流漏和电阻R1、R2，如图1所示，其具体连接为：第零P型MOS管MP0的栅极、第零P型MOS管MP0的漏极与电流漏的输入端连接；第一运算放大器A1输出端、第一P型MOS管MP1的栅极、第二P型MOS管MP2的栅极与第三P型MOS管MP3的栅极连接；第一P型MOS管MP1的漏极与第四P型MOS管MP4的源极连接；第二P型MOS管MP2的漏极与第五P型MOS管MP5的源极连接；第三P型MOS管MP3的漏极与第六P型MOS管MP6的源极连接；第一运算放大器A1的同相输入端、第五P型MOS管MP5的漏极、电阻R1的一端连接；第一运算放大器A1的反相输入端、第四P型MOS管MP4的漏极与第一P型双极型晶体管Q1的集电极连接；电阻R1的另一端与第二P型双极型晶体管Q2的集电极连接；第六P型MOS管MP6的漏极、电阻R2的一端与带隙基准电压输出端Vref连接；电阻R2的另一端与第三P型双极型晶体管Q3的集电极连接；第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第二P型MOS管MP2的源极、第三P型MOS管MP3的源极与电源VDD连接；电流漏的输出端、第一P型双极型晶体管Q1的基极、第一P型双极型晶体管Q1的发射极、第二P型双极型晶体管Q2的基极、第二P型双极型晶体管Q2的发射极、第三P型双极型晶体管Q3的基极、第三P型双极型晶体管Q3的发射极与地GND连接。
LDO环路部分包括电容CL、Cc，电阻R1、R2，P型MOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MPass、Mc和N型MOS管MN1、MN2、MN3、MN4、MN5、MN6，如图2所示，其具体连接为：第一P型MOS管P1的源极、第四P型MOS管P4的源极、第六P型MOS管P6的栅极、第七P型MOS管P7的栅极、第五P型MOS管P5的源极、电容C的一端、第八P型MOS管P8的源极和电阻R1的一端连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；第二P型MOS管MP2的栅极、R2的一端与R3的一端连接；第三P型MOS管MP3的栅极与基准电压Vref连接；第二P型MOS管MP2的漏极、第三N型MOS管MN3的源极与第一N型MOS管MN1的漏极连接；第三P型MOS管MP3的漏极、第四N型MOS管MN4的源极与第二N型MOS管MN2的漏极连接；第四P型MOS管MP4的栅极、第五P型MOS管MP5的栅极、第六P型MOS管MP6的漏极与第三N型MOS管MN3的漏极连接；第四P型MOS管MP4的漏极与第六P型MOS管MP6的源极连接；第五P型MOS管MP5的漏极与第七P型MOS管MP7的源极连接；第七P型MOS管MP7的漏极、第四N型MOS管MN4的漏极、第九P型MOS管MP9的栅极与P型MOS管Mc的源极连接；第八P型MOS管MP8的漏极、第九P型MOS管MP9的源极与第七N型MOS管MN7的栅极连接；第七N型MOS管MN7的源极、P型MOS管Mpass的栅极与第六N型MOS管MN6的漏极连接；P型MOS管Mpass的漏极、电容CL的一端、电容Cc的一端、R2的另一端与LDO输出端Vout连接；电容Cc的另一端与P型MOS管Mc的漏极连接；第一P型MOS管MP1的栅极、第八P型MOS管MP8的栅极与偏置电压Vpb1连接；第六P型MOS管MP6的栅极、第七P型MOS管MP7的栅极与偏置电压Vpb2连接；第一N型MOS管MN1的栅极、第六N型MOS管MN6的栅极、第二N型MOS管MN2的栅极与偏置电压Vnb1连接；第三N型MOS管MN3的栅极、第四N型MOS管MN4的栅极与偏置电压Vnb2连接；P型MOS管Mc的栅极与偏置电压VB连接；第一P型MOS管MP1的源极、第四P型MOS管MP4的源极、第五P型MOS管MP5的源极、第八P型MOS管MP8的源极、第七N型MOS管MN7的漏极与电源Vsys连接；P型MOS管Mpass的源极与电源Vin连接；第一N型MOS管MN1的源极、第二N型MOS管MN2的源极、第六N型MOS管MN6的源极、第九P型MOS管MP9的漏极、电阻R1的另一端、电容CL的另一端与地GND连接。
如图3，本方案所描述的LDO使用动态ESR补偿电阻补偿技术，通过Mc等效的动态ESR补偿电阻作为动态可调电阻，由于Buffer的输入级电平跟随负载的变化而变化，ESR等效电阻也会根据负载的变化动态调节***零点的位置以补偿由于***主极点产生的相移，从而保证***的稳定。
以上是对本发明的具体说明，本方案不仅仅局限在以上实施例中，针对在本方案发明构思下所做的任何改变都将落入本发明保护范围内。

Claims (4)

1.一种采用动态ESR补偿电阻的宽负载线性调整器，其特征在于，包括带隙基准部分和LDO环路部分，所述LDO环路通过Mc等效的动态ESR补偿电阻作为动态可调电阻，依据Buffer的输入级电平跟随负载的变化，ESR等效电阻调节***零点的位置；其中带隙基准部分包括三个双极型晶体管，七个P型MOS管，一个运放，一个电流漏和两个电阻；且带隙基准部分具体元器件连接如下：
第零P型MOS管MP0的栅极、第零P型MOS管MP0的漏极与电流漏的输入端连接；第一运算放大器A1输出端、第一P型MOS管MP1的栅极、第二P型MOS管MP2的栅极与第三P型MOS管MP3的栅极连接；第一P型MOS管MP1的漏极与第四P型MOS管MP4的源极连接；第二P型MOS管MP2的漏极与第五P型MOS管MP5的源极连接；第三P型MOS管MP3的漏极与第六P型MOS管MP6的源极连接；第一运算放大器A1的同相输入端、第五P型MOS管MP5的漏极、电阻R1的一端连接；第一运算放大器A1的反相输入端、第四P型MOS管MP4的漏极与第一P型双极型晶体管Q1的集电极连接；电阻R1的另一端与第二P型双极型晶体管Q2的集电极连接；第六P型MOS管MP6的漏极、电阻R2的一端与带隙基准电压输出端Vref连接；电阻R2的另一端与第三P型双极型晶体管Q3的集电极连接；
第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第二P型MOS管MP2的源极、第三P型MOS管MP3的源极与电源VDD连接；
电流漏的输出端、第一P型双极型晶体管Q1的基极、第一P型双极型晶体管Q1的发射极、第二P型双极型晶体管Q2的基极、第二P型双极型晶体管Q2的发射极、第三P型双极型晶体管Q3的基极、第三P型双极型晶体管Q3的发射极与地GND连接。
2.如权利要求1所述的一种采用动态ESR补偿电阻的宽负载线性调整器，其特征在于，所述ESR等效电阻调节***零点位置的公式如下：
3.如权利要求1所述的一种采用动态ESR补偿电阻的宽负载线性调整器，其特征在于，所述LDO环路部分包括两个电容、两个电阻、十一个P型MOS管和六个N型MOS管。
4.如权利要求3所述的一种采用动态ESR补偿电阻的宽负载线性调整器，其特征在于，所述LDO环路部分具体元器件连接如下：
第一P型MOS管P1的源极、第四P型MOS管P4的源极、第六P型MOS管P6的栅极、第七P型MOS管P7的栅极、第五P型MOS管P5的源极、电容C的一端、第八P型MOS管P8的源极和电阻R1的一端连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；第二P型MOS管MP2的栅极、R2的一端与R3的一端连接；第三P型MOS管MP3的栅极与基准电压Vref连接；第二P型MOS管MP2的漏极、第三N型MOS管MN3的源极与第一N型MOS管MN1的漏极连接；第三P型MOS管MP3的漏极、第四N型MOS管MN4的源极与第二N型MOS管MN2的漏极连接；第四P型MOS管MP4的栅极、第五P型MOS管MP5的栅极、第六P型MOS管MP6的漏极与第三N型MOS管MN3的漏极连接；第四P型MOS管MP4的漏极与第六P型MOS管MP6的源极连接；第五P型MOS管MP5的漏极与第七P型MOS管MP7的源极连接；第七P型MOS管MP7的漏极、第四N型MOS管MN4的漏极、第九P型MOS管MP9的栅极与P型MOS管Mc的源极连接；第八P型MOS管MP8的漏极、第九P型MOS管MP9的源极与第七N型MOS管MN7的栅极连接；第七N型MOS管MN7的源极、P型MOS管Mpass的栅极与第六N型MOS管MN6的漏极连接；P型MOS管Mpass的漏极、电容CL的一端、电容Cc的一端、R2的另一端与LDO输出端Vout连接；电容Cc的另一端与P型MOS管Mc的漏极连接；
第一P型MOS管MP1的栅极、第八P型MOS管MP8的栅极与偏置电压Vpb1连接；第六P型MOS管MP6的栅极、第七P型MOS管MP7的栅极与偏置电压Vpb2连接；第一N型MOS管MN1的栅极、第六N型MOS管MN6的栅极、第二N型MOS管MN2的栅极与偏置电压Vnb1连接；第三N型MOS管MN3的栅极、第四N型MOS管MN4的栅极与偏置电压Vnb2连接；P型MOS管Mc的栅极与偏置电压VB连接；
第一P型MOS管MP1的源极、第四P型MOS管MP4的源极、第五P型MOS管MP5的源极、第八P型MOS管MP8的源极、第七N型MOS管MN7的漏极与电源Vsys连接；P型MOS管Mpass的源极与电源Vin连接；
第一N型MOS管MN1的源极、第二N型MOS管MN2的源极、第六N型MOS管MN6的源极、第九P型MOS管MP9的漏极、电阻R1的另一端、电容CL的另一端与地GND连接。
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Denomination of invention: A wide load linear regulator using dynamic ESR compensation resistor

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