CN102457277A - 用于时间交错式模拟至数字转换器的稳健增益和相位校准方法 - Google Patents
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Abstract
一时间交错式模拟至数字转换器(TIADC)使用一数字滤波器以移除原本可能使误差校正降级的取样频率对称性。在实施例中,两个模拟至数字转换器(ADC)核心提供一组两个ADC输出。交错由该等ADC核心输出的该等数字信号会形成该输入信号的一数字表示。该等ADC核心具有一偏移校正输入、一增益校正输入或一取样时间校正输入。在估计此等误差中的一或多者之前,滤波该等ADC核心输出信号,其中该滤波取决于该输入信号的经预期的频叠特性。
Description
相关申请案
本申请案主张由Sunder S.Kidambi在2010年10月27日申请的题为「Robust Gain and Phase Calibration Method for a Two-Channel Time-InterleavedAnalog-to-Digital Converter」的美国临时专利申请案第61/407,217号的优先权。以上所引用的申请案的全部教示特此以引用的方式并入。
技术领域
本发明关于用于时间交错式模拟至数字转换器的稳健增益和相位校准方法。
背景技术
在数字通信、仪表、传感器、计算机周边装置及其他电子器件及***中对更高带宽的逐渐增加的需求持续推动对应的对更高速度及更高分辨率的模拟至数字转换器(ADC)的需要。在当前集成电路(IC)技术中实施的单一ADC核心电路无法在维持低生产成本的同时满足此等应用的转换要求。
提供较高取样率的有效率方法为以时间交错方式使用较慢的模拟至数字转换器(ADC)核心电路的并联组合。M通道时间交错式ADC***包括M个ADC核心,每一ADC核心以为总的所要***取样率的1/M的取样率来操作。在不存在ADC核心的任何削弱、组件或制造变化或者在操作特性间的其他失配的情况下,所得时间多工输出样本与以***取样率操作的单一理想ADC的时间多工输出样本相同。然而,实务上,在不同ADC之间总是存在可使ADC***的效能降级的失配。通常发生的失配显现为ADC核心的偏移、增益及相位方面的差异。换言之,所有ADC核心的偏移及增益并不相同,且ADC核心并非全部在***取样频率的恰好相同时刻处取样。
发明内容
本专利申请案集中于可预期增益及相位失配误差显现在±Fin+Fs/2处的类型的时间交错式ADC(TIADC)***,其中Fin为一输入信号频率且Fs为该TIADC***的取样频率。
然而,若输入信号具有在Fs/4周围均匀地分布的成分,则归因于此等增益及相位失配而不可能在所要输入信号成分与误差信号成分(或杂波)之间进行区分。因此,基于该信号的整个频谱执行增益及相位校正的任何自适应性校正电路或演算法定会在收敛方面展现问题。亦应提及:恰好在Fs/4处的信号为在Fs/4周围对称的信号的一退化状况。
至今已知的校正演算法一般已使用输入信号的整个频谱。因此,在上文所提及的输入条件下,归因于削弱而变得不可能在该等信号频率成分与该等杂波之间进行区分,藉此在自适应性校正的收敛方面展现问题。
发明人在本发明中呈现通过使该等演算法在上文所提及的信号条件下稳健来矫正此问题的一途径。已知或假定该输入信号在总的ADC的奈奎斯频率内任何处具有一未使用频谱。举例而言,在双通道TIADC(其中,M等于2)中,在个别ADC输出的频谱中的每一者中,未使用频谱显现为一非频叠区。接着在应用该自适应性校正之前,通过一适当数字滤波器来过滤在每一ADC输出中的此非频叠频谱以获得免除上文所提及的任何种类的对称性的信号。
通过添加此滤波,现可有效地将自适应性校正技术用于增益及相位失配校正。仅作为一实例,可通过一数字信号处理器(DSP)来实施应用于双通道TIADC的校正演算法,该校正演算法通过基于在由该两个ADC核心产生的第一数字信号及第二数字信号的功率方面的差异量测一误差信号来校正增益误差,或通过判定该两个ADC输出信号之间的一相关来估计取样时间及/或相位误差。可使用其他自适应性技术,诸如在题为「Error Estimation and Correctionin a Two-Channel Time Interleaved Analog to Digital Converter」的所颁予的美国专利7,839,323中所描述的彼等自适应性技术,该专利全文特此以引用的方式并入。可选择性地将该等数字滤波器***于该等ADC输出与实施该相关的DSP之间的信号路径中。此情形在已知该输入信号不具有将导致频叠的任何内容时停用该等滤波器且省略使用该整个输入信号频谱来进行校正,且在已知存在将导致频叠的内容时启用该等滤波器以移除导致频叠的部分。
本发明实施例提供了一种模拟至数字转换器ADC装置,其包含:
一时脉信号产生器,其用于产生一时脉信号;
一耦接至该时脉信号产生器的第一ADC,该第一ADC转换一输入信号以提供一第一数字信号;
一耦接至该时脉信号产生器的第二ADC,该第二ADC转换该输入信号以提供一第二数字信号;
一第一数字滤波器,其用于滤波该第一数字信号以提供一第一经滤波的信号,其中该第一数字滤波器具有使该第一数字信号的由于该第一ADC而频叠的成分衰减的一频率响应;
一第二数字滤波器,其用于滤波该第二数字信号以提供一第二经滤波的信号,该第二数字滤波器具有使该第二数字信号的由于该第二ADC而频叠的成分衰减的一频率响应;
一经耦接以接收该第一经滤波的信号及该第二经滤波的信号的误差量测区块,该误差量测区块基于该第一经滤波的信号及该第二经滤波的信号产生一误差量测信号;
一经耦接以接收该误差信号的自适应性处理器,该自适应性处理器基于该误差量测信号估计该第一ADC与该第二ADC之间的偏移、增益及取样时间误差中的至少一者,该自适应性处理器回馈对应于该所估计的误差的一校正信号以校正该第一ADC及该第二ADC中的至少一者的偏移、增益及取样时间误差中的一者;及
一多工器,其用于交错该第一数字信号及该第二数字信号以形成该输入信号的一数字表示。
其中该输入信号具有在该第一ADC及该第二ADC的一奈奎斯区域内的一未使用的频谱部分。
其中该第一数字滤波器具有传递该第一数字信号的未由于该第一ADC而频叠的成分的一通频带。
其中该第二数字滤波器具有传递该第二数字信号的未由于该第二ADC而频叠的成分的一通频带。
进一步地,所述装置另外包含:
一连接于该等数字滤波器中的至少一者与该误差量测区块之间的开关,其用于选择性地停用该对应数字滤波器。
其中该开关被连接以在预期在该输入信号中存在频叠的部分的状况下启用该数字滤波器。
其中该第一数字滤波器或该第二数字滤波器的一频率响应取决于该输入信号的特性。
其中该第一数字滤波器或该第二数字滤波器中的至少一者可程序化。
其中该第一数字滤波器或该第二数字滤波器中的至少一者的一输出用于增益或相位的校正。
其中该第一数字信号或该第二数字信号中的至少一者用于偏移的校正。
其中该自适应性处理器通过基于该第一经滤波的信号及该第二经滤波的信号的功率方面的一差异而量测一误差信号来校正增益误差。
其中该自适应性处理器通过判定该第一经滤波的信号与该第二经滤波的信号之间的一相关来校正取样时间误差。
其中该自适应性处理器校正偏移、增益及取样时间误差。
进一步地,所述装置进一步包括响应于该自适应性处理器的一或多个电路以在针对该第一ADC及该第二ADC中的至少一者的一偏移设定、增益设定或延迟设定中的至少一者的一模拟控制输入中实现一改变。
其中一单一数字滤波器为多工的以充当该第一数字滤波器及该第二数字滤波器两者。
本发明实施例还提供了一种方法,其包含:
通过两个模拟至数字转换器ADC核心转换一输入信号以提供作为两个数字信号的一组两个ADC输出,该等ADC核心中的至少一者具有一偏移校正、一增益校正或一取样时间校正中的至少一者;
交错由该等ADC核心输出的该两个数字信号以形成该输入信号的一数字表示;
滤波该两个数字信号以产生对应的两个经滤波的信号,该滤波的一频率响应取决于该输入信号的一经预期的频叠特性;
自该等经滤波的信号中的至少一者估计增益误差或取样时间误差中的至少一者;及
自该增益误差或该取样时间误差判定应用于该等ADC核心中的至少一者的该增益校正或该相位校正中的一对应者。
其中该输入信号具有在该等ADC核心中的至少一者的一奈奎斯区域内的一未使用的频谱部分。
其中该滤波具有传递该输入信号的未由于一对应ADC核心的操作而频叠的频率成分的一频率响应。
所述方法另外包含:
选择性地启用或停用该等滤波步骤中的至少一者。
其中该等滤波步骤中的至少一者在预期在该输入信号中不存在频叠的部分的状况下被停用。
其中停用该等滤波步骤中的至少一者,且进一步包含校正偏移。
其中校正增益误差进一步包含基于该等经滤波的信号中的两者或两者以上的功率方面的一差异来量测一误差。
其中校正取样时间误差进一步包含判定该等经滤波的信号中的两者或两者以上之间的一相关。
其中该校正步骤校正偏移、增益及取样时间误差。
所述方法进一步包含:
在针对该第一ADC核心及该第二ADC核心中的至少一者的一偏移设定、增益设定或延迟设定中的至少一者的一模拟控制输入中实现一改变。
其中在校正增益或相位中的至少一者的一额外步骤中使用该两个数字滤波器在该等滤波步骤中产生的输出。
本发明实施例还提供了一种有形、非暂时性计算机可读取媒体,其用于储存用于转换一输入信号的计算机可执行指令,其中该等计算机可执行指令用于:
自一对应数目个模拟至数字转换器ADC核心接收两个数字信号,该等ADC核心中的至少一些具有一偏移校正输入、一增益校正输入或一相位校正输入中的至少一者;
滤波该两个数字信号中的一或多者以产生对应的一或多个经滤波的信号,其中该滤波的一频率响应取决于该输入信号的一经预期的频叠特性;
自该等一或多个经滤波的信号估计增益或取样时间误差中的至少一者;及
自该增益误差或该取样时间误差判定应用于该等ADC核心中的至少一者的该增益校正输入或该相位校正输入中的一对应者。
附图说明
图1为如本发明中所描述的使用滤波器的时间交错式模拟至数字转换器(TIADC)的示范实施例的方块图;
图2说明可用以模型化双通道TIADC实施的双通道滤波器组;
图3展示满足方程式22的低通频谱;
图4展示带通频谱(其中,0<ωl<ωu<π);
图5为在奈奎斯的20%周围具有无频叠区的信号的频谱;
图6说明在不使用低通滤波器的状况下的增益误差变化;
图7说明在不使用低通滤波器的状况下的相位误差变化;
图8说明在使用低通滤波器的状况下的增益误差变化;
图9说明在使用低通滤波器的状况下的相位误差变化;
图10展示自80%奈奎斯至奈奎斯具有低能量的宽带信号的频谱;
图11说明在使用低通滤波器的状况下的增益误差变化;
图12说明在使用低通滤波器的状况下的相位误差变化。
具体实施方式
本发明的示范实施例的描述如下。
在高层级处,本发明是关于一种TIADC,其中信号处理元件自适应性地侦测及校正误差,诸如,偏移、增益及取样时间误差。在较佳实施例中,解决方案为混合信号实施,其中误差在数字电路中被侦测,且通过施加用以控制ADC核心的模拟回馈信号来校正。特别关注的是使用数字滤波器来仅选择ADC输出频谱的某些成分来馈送至误差侦测及校正功能。亦开发了描述滤波器及其对误差的影响的特性的数学模型以及对应侦测及校正技术。
应理解,本文中所描述的用于误差侦测及校正的信号处理元件可体现为模拟电路或数字电路,且数字信号成分可体现为在可程序化数字信号处理器、更通用的程序化数字计算机、特殊应用集成电路(ASIC)、场可程序化门阵列(FPGA)、组合逻辑电路、其一或多者的组合中执行或以其他方式执行的程序代码。
在本文中所描述的一较佳实施例中,特定地涉及双通道TIADC***,其中通过取样时刻在相位上相隔弧度π的两个ADC核心电路来取样输入信号。换言之,若Ts=1/FS为总的TIADC***的取样时间,则一ADC核心在每个2nTs时刻进行取样,而另一ADC核心在每个(2n+1)Ts时刻进行取样,藉此以Ts的总速率提供样本。
图1为展示此双通道TIADC 10的实例的方块图。TIADC 10可具有12位的位宽度且以400Msps的取样频率Fs操作。替代实施例可以较快或较慢取样率操作且具有较大或较小位宽度。
两个模拟至数字转换器(ADC)核心20及21对表示为x(t)的模拟输入信号12进行操作以提供表示为y(n)的数字输出信号14。ADC核心20、21可各自为电荷域管线化ADC核心。ADC核心20及21在上文所定义的交替取样时刻(例如,对于核心20而言,每个2nTS时刻,且对于核心21而言,每个(2n+1)TS时刻)取样及保持输入信号12。分别地通过时脉信号45的奇上升边缘40(ф1)及偶上升边缘41(ф2)来控制此实施例中的取样时刻。然而,应理解存在其他可能的时脉信号实施,且在其他实施例中,可在时脉信号45与ADC核心20及21之间配置移相器;重要的是ADC核心20及21以交替方式操作。
多工器28使各自以***取样率的一半提供样本的两个ADC核心20及21的输出交错以产生在总***取样率下的输出信号14。
如下文更详细描述,选择性地将一对数字滤波器22、23置于ADC 20、ADC 21的输出与侦测及校正误差的数字信号处理器(DSP)60的输入之间。如在下文论述后应理解,数字滤波器22、23使原本会导致误差侦测及/或校正演算法(特别地是某些类型的自适应性增益及相位演算法)无法收敛的某些信号假影衰减。
视需要置放开关24、25以在某些条件下绕过滤波器22、23,使得DSP可对未经滤波的ADC核心20、21的输出进行操作。
数字信号处理器(DSP)60监视及校正ADC 20及ADC 21的输出中的偏移、增益及相位误差。开关输出将经滤波的信号分别自ADC 20及ADC 21馈送至DSP 60中,该DSP 60计算误差且接着使用一组查找表(LUT)30至35或一组数字至模拟转换器(DAC;图上未示)或可实现模拟域中的改变的响应于数字输入的任何其他电路来应用对应校正。在图1中所展示的实施例中,ADC 20及ADC 21具有对应偏移LUT(OLUT)30及31、增益LUT(GLUT)32及33、以及相位LUT(PLUT)34及35。DSP 60根据自适应性演算法处理此等所侦测的误差。由DSP实施的自适应性校正可经由预定数目个ADC输出样本判定一组选定数字值,判定一组对应参考值,比较该组选定数字值与该组参考值以产生比较结果,且接着累积比较结果以提供误差估计;在Kidambi,S.的题为「Error Estimation and Correction in a Two-Channel Time-InterleavedAnalog-to-Digital Converter」的所颁予的美国专利7,839,323中呈现可由DSP 60使用以侦测及校正偏移、增益及相位误差的自适应性演算法的特定其他细节,且该专利已让与给Intersil Americas,Inc.(本申请案的受让人),该专利的全部内容特此以引用的方式并入。然而可使用其他误差侦测及校正演算法。
在较佳实施例中,DSP 60使用储存于各自典型地包括存储器的LUT 30至35中的值来在数字域中估计误差及在模拟域中校正误差。可使用LUT 30至35作为数字域与模拟域之间的接口而将数字估计信息转译成对应的模拟校正电压或电荷量。举例而言,模拟电路及/或DAC(图上未示)可用以基于数字误差信号及储存于OLUT 30及OLUT 31中的对应地址值来校正ADC 20与ADC 21之间的相对及/或绝对偏移误差。GLUT 32及GLUT 33以及PLUT 34及PLUT 35亦可储存针对数字误差信号的地址值。实际上,LUT 30至35通过将误差转换成针对ADC 20及ADC 21的模拟输入设定来执行数字至模拟转换。
非理想增益及取样时间的效应
在实际双通道TIADC中,两个ADC 20、21的增益及取样时刻非理想。现将展示在两个ADC 20、21中的非理想增益的隐含影响。将输入信号特性化为
x(t)=cos(ω1t+φ1)+cos(ω2t+φ2) (1)
其中,ω1及ω2为信号的径向频率,且ф1及ф2为任何任意相位。为简单起见,假定两个ADC 20、21中不存在取样误差。若G1及G2为两个ADC 20、21的增益,则TIADC***10的输出由以下方程序给出
其中
(-1)n=cos(ωsnTs/2)
其中ωs=2πFs,且其中已使用(-1)n=cos(ωsnTs/2)的事实。自方程式(2)可看出两个ADC 20、21之间的增益失配除产生定标输入信号外亦产生影像信号。若输入信号使得则自方程式(2)看出在输入信号的频率成分与影像信号的频率成分之间进行区分为不可能的。因此,由DSP 60实施的利用来自两个ADC 20、21的信号的功率来校正其间的增益失配的任何自适应性演算法将不能够区分影像信号的功率与输入信号12的功率。
以上推导可扩展至具有相对于ωs/4对称的频率成分的宽带输入信号12。因此,在输入信号12具有相对于每一ADC的奈奎斯频率对称的成分时,使用整个频谱的基于功率的演算法无法被用以校正TIADC***10中的各种ADC之间的增益失配。
现着眼于在双通道状况下ADC核心之间的取样时间(相位)误差的效应。为简单起见,假定两个ADC 20、21之间不存在增益误差。本发明仅关注两个ADC的取样时刻之间的相对差。如上文所提及,假定一ADC 20在时刻2nTs处取样且另一ADC 21在时刻(2n+1)TS+Δt处取样,其中Δt为两个ADC 20、21之间的取样时间误差。假定输入信号以(1)为特性,输出由以下方程式给出
使用恒等式(-1)n=cos(nπ),可将以上方程式写为
使用sin(α)cos(nπ)=sin(α)cos(ωsnTs/2)=sin(α-ωsnTs/2),获得以下方程式
某些自适应性增益及相位演算法分别基于来自两个ADC 20、21的信号的功率及该等信号之间的交叉相关来校准增益及相位失配。现可了解,在信号具有上文所提及的种类的对称频率的应用中,此等演算法可无法收敛。现描述在输入信号具有此频率对称性的情况下若用于校正的信号满足某一条件则可使用的数字滤波器。为了描述此途径,首先开发双通道分析/合成滤波器组***的模型,且接着展示彼模型与双通道TIADC***之间的等效性。
双通道分析/合成滤波器组***
考虑如图2中所展示的双通道分析/合成滤波器组***200。对于每一通道而言,滤波器组***具有分析级210-0、210-1及合成级240-0、240-1。每一通道亦具有降取样器220-0、220-1且每一合成级具有升取样器230-0、230-1。对于k=0、1而言,信号uk(n)为各别分析级的输出,vk(n)为降取样器的输出,wk(n)为升取样器的输出,且yk(n)为合成级的输出。
H0(z)、H1(z)表示各别分析级210-0、210-1的转移函数,且G0(z)、G1(z)表示合成级240-0、240-1的各别转移函数。对于k=0、1而言,信号uk(n)、vk(n)、wk(n)及yk(n)的频域表示分别由Uk(z)、Vk(z)、Wk(z)及Yk(z)给出。另外,x(n)及y(n)分别为双通道滤波器组***200的输入及输出且X(z)及Y(z)分别为输入及输出的转移函数。
遵循图2中所展示的自输入至输出的信号路径,可导出以下方程式。
Uk(z)=Hk(z)X(z) (6)
重配置以上方程式中的项,得到
其中
对于理想重建构,亦即
Y(z)=cz-LX(z) (14)
其中c及L分别为任意增益及延迟,以下条件必须成立:
T(z)=cz-L (15)
S(z)=0 (16)
为了达成S(z)=0,可选择
G0(z)=-H1(-z) (17)
G1(z)=H0(-z) (18)
因此,
双通道滤波器组与双通道TIADC***之间的关系
在不损失通用性的情况下,假定在两个ADC中没有偏移失配的双通道TIADC***。现在使
H0(z)=1
H1(z)=gz-(1+δ)
其中g及δ分别为ADC的两个通道之间的增益及取样时间误差。使用方程式17及方程式18,可导出如下的合成滤波器
G0(z)=-g(-z)-(1+δ) (20)
G1(z)=1 (21)
在理想双通道时间交错式ADC中,δ=0且g=1。因此,T(z)=z-1,且因此可达成理想重建构。或者,若如在实际双通道TIADC中提前已知δ≠0且g≠1,则可设计G0(z)以达成理想重建构。因为δ≠0且g≠1并非事先已知,所以可对其进行估计且随后设计G0(z)抑或以自适应性方式驱使δ及g靠近于其理想值。在下文中,本发明呈现一种允许使用如上文所提及的美国专利7,839,323中所描述的自适应性校正演算法的方法。
用于双通道TIADC的稳健增益及相位校准方法
应理解,在实际双通道TIADC中,δ≠0且g≠1。现考虑输入信号以使得在奈奎斯带宽的某一区(某些区)中
|X(ejω)X(ej(π-ω))|=0 (22)
图3展示满足方程式(22)的低通频谱。此处将取样频率假定为500MHz。低通频谱占据200MHz的带宽。可看出区0≤ω≤0.2π及0.8π≤ω≤π无频叠,但该信号可在0.2π与0.8π之间的任何处具有对称频率成分。
现看出在每一ADC核心20、21的输出处,无频叠的频谱意谓着什么。为了理解此含义,将针对个别ADC核心20、21将方程式(7)重写为
可容易地看出在区0<ω<0.4π中,每一ADC的输出无频叠。因此,
转而参看图1,现可了解,通过各别数字低通滤波器22、23滤波来自每一ADC 20、21的输出的信号,可自每一ADC 20、21获得无频叠频谱。现可由DSP 60使用低通滤波信号来使用自适应性演算法估计及校正增益及相位失配。
图4展示带通频谱,其中,0<ωl<ωu<π。再次,使用相同分析,本发明可经由具有2|π-(ωl+ωu)|的带宽的带通滤波器滤波每一ADC的输出。
滤波器设计考虑
现可由DSP 60使用来自两个数字滤波器22、23的带通滤波输出以实施自适应性演算法来估计及校正ADC中的增益及相位失配。在一实施例中,可在DSP在310中执行其增益校正及/或执行其相位校正410功能之前通过数字信号处理器(DSP)60自身来实施此等滤波器22、23。在其他实施例中,取决于存在的信号的取样率,两个数字滤波器22、23可实施为单独的DSP、场可程序化门阵列(FPGA)、由通用数据处理器执行的程序、固线式逻辑电路执行或以其他方式实施。
在某些条件下,可使用开关24、25绕过数字滤波器22、23。举例而言,已知偏移校正不受双通道TIADC***中的频叠问题影响(换言之,用以校正偏移的信息位于DC处或奈奎斯频率处,但不在频叠的频率处)。因此,在DSP60正在校正偏移时,可设定开关24、开关25以绕过滤波器22、滤波器23。
有时可预先知晓输入信号是否为预期会引入频叠假影的类型。举例而言,在输入信号x(t)源自通信***(诸如,蜂巢式、有线电视等类型的信号)时,输入信号的带宽及频率特性可能为预定的。在此情况下,可有可能作出结论,输入信号将不会引入频叠假影,且因此可绕过滤波器22、23。在一些情况下,亦可有可能甚至在预先不知晓输入信号特性时通过其他电路及/或信号处理器(未在本文中展示及描述)自动地侦测输入信号的带宽及频率特性。
模拟
本发明现通过模拟展示此概念的功效。图5展示具有自50MHz至200MHz的许多对对称频率成分的输入信号的频谱。其在35MHz周围具有一载频调。换言之,在奈奎斯频率的80%与奈奎斯频率之间的区中,信号频谱为零(或低)。
图6展示在不使用数字滤波器时增益误差的变化。如可看出,具有增益旋钮值的增益误差的变化非常地非线性及不规则。自适应性演算法收敛至错误值。
类似地,图7展示在不使用滤波器时相位误差的变化。如可看出,相位演算法不收敛。必须提及:偏移失配因其不受频叠频率影响而很好地收敛。
现应用滤波器以使得将经滤波的信号用于增益及相位误差计算。在本文中假定数字滤波器具有与无频叠区相称的通频带。图8展示增益误差的变化。如可看出,误差变化有良好的表现,且增益演算法将极顺畅地收敛。
类似地,图9展示相位误差的变化。如可看出,相位演算法将毫无问题地收敛。
现使用占据奈奎斯频率的约80%的宽带信号。因此,频谱自DC至奈奎斯频率的20%为无频叠的。
图10展示此输入信号的频谱。
图11展示增益误差的变化。
图12展示相位误差的变化。
本文中所引证的所有专利、公开的申请案及参考案的教示以全文引用的方式并入。
以上所述是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明所述原理的前提下,还可以作出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (27)
1.一种模拟至数字转换器ADC装置,其特征在于,其包含:
一时脉信号产生器,其用于产生一时脉信号;
一耦接至该时脉信号产生器的第一ADC,该第一ADC转换一输入信号以提供一第一数字信号;
一耦接至该时脉信号产生器的第二ADC,该第二ADC转换该输入信号以提供一第二数字信号;
一第一数字滤波器,其用于滤波该第一数字信号以提供一第一经滤波的信号,其中该第一数字滤波器具有使该第一数字信号的由于该第一ADC而频叠的成分衰减的一频率响应;
一第二数字滤波器,其用于滤波该第二数字信号以提供一第二经滤波的信号,该第二数字滤波器具有使该第二数字信号的由于该第二ADC而频叠的成分衰减的一频率响应;
一经耦接以接收该第一经滤波的信号及该第二经滤波的信号的误差量测区块,该误差量测区块基于该第一经滤波的信号及该第二经滤波的信号产生一误差量测信号;
一经耦接以接收该误差信号的自适应性处理器,该自适应性处理器基于该误差量测信号估计该第一ADC与该第二ADC之间的偏移、增益及取样时间误差中的至少一者,该自适应性处理器回馈对应于该所估计的误差的一校正信号以校正该第一ADC及该第二ADC中的至少一者的偏移、增益及取样时间误差中的一者;及
一多工器,其用于交错该第一数字信号及该第二数字信号以形成该输入信号的一数字表示。
2.根据权利要求1所述的装置,其特征在于,其中该输入信号具有在该第一ADC及该第二ADC的一奈奎斯区域内的一未使用的频谱部分。
3.根据权利要求1所述的装置,其特征在于,其中该第一数字滤波器具有传递该第一数字信号的未由于该第一ADC而频叠的成分的一通频带。
4.根据权利要求3所述的装置,其特征在于,其中该第二数字滤波器具有传递该第二数字信号的未由于该第二ADC而频叠的成分的一通频带。
5.根据权利要求1所述的装置,其特征在于,其另外包含:
一连接于该等数字滤波器中的至少一者与该误差量测区块之间的开关,其用于选择性地停用该对应数字滤波器。
6.根据权利要求5所述的装置,其特征在于,其中该开关被连接以在预期在该输入信号中存在频叠的部分的状况下启用该数字滤波器。
7.根据权利要求1所述的装置,其特征在于,其中该第一数字滤波器或该第二数字滤波器的一频率响应取决于该输入信号的特性。
8.根据权利要求1所述的装置,其特征在于,其中该第一数字滤波器或该第二数字滤波器中的至少一者可程序化。
9.根据权利要求1所述的装置,其特征在于,其中该第一数字滤波器或该第二数字滤波器中的至少一者的一输出用于增益或相位的校正。
10.根据权利要求9所述的装置,其特征在于,其中该第一数字信号或该第二数字信号中的至少一者用于偏移的校正。
11.根据权利要求1所述的装置,其特征在于,其中该自适应性处理器通过基于该第一经滤波的信号及该第二经滤波的信号的功率方面的一差异而量测一误差信号来校正增益误差。
12.根据权利要求1所述的装置,其特征在于,其中该自适应性处理器通过判定该第一经滤波的信号与该第二经滤波的信号之间的一相关来校正取样时间误差。
13.根据权利要求1所述的装置,其特征在于,其中该自适应性处理器校正偏移、增益及取样时间误差。
14.根据权利要求1所述的装置,其特征在于,其进一步包括响应于该自适应性处理器的一或多个电路以在针对该第一ADC及该第二ADC中的至少一者的一偏移设定、增益设定或延迟设定中的至少一者的一模拟控制输入中实现一改变。
15.根据权利要求1所述的装置,其特征在于,其中一单一数字滤波器为多工的以充当该第一数字滤波器及该第二数字滤波器两者。
16.一种方法,其特征在于,其包含:
通过两个模拟至数字转换器ADC核心转换一输入信号以提供作为两个数字信号的一组两个ADC输出,该等ADC核心中的至少一者具有一偏移校正、一增益校正或一取样时间校正中的至少一者;
交错由该等ADC核心输出的该两个数字信号以形成该输入信号的一数字表示;
滤波该两个数字信号以产生对应的两个经滤波的信号,该滤波的一频率响应取决于该输入信号的一经预期的频叠特性;
自该等经滤波的信号中的至少一者估计增益误差或取样时间误差中的至少一者;及
自该增益误差或该取样时间误差判定应用于该等ADC核心中的至少一者的该增益校正或该相位校正中的一对应者。
17.根据权利要求16所述的方法,其特征在于,其中该输入信号具有在该等ADC核心中的至少一者的一奈奎斯区域内的一未使用的频谱部分。
18.根据权利要求16所述的方法,其特征在于,其中该滤波具有传递该输入信号的未由于一对应ADC核心的操作而频叠的频率成分的一频率响应。
19.根据权利要求16所述的方法,其特征在于,其另外包含:
选择性地启用或停用该等滤波步骤中的至少一者。
20.根据权利要求19所述的方法,其特征在于,其中该等滤波步骤中的至少一者在预期在该输入信号中不存在频叠的部分的状况下被停用。
21.根据权利要求16所述的方法,其特征在于,其中停用该等滤波步骤中的至少一者,且进一步包含校正偏移。
22.根据权利要求16所述的方法,其特征在于,其中校正增益误差进一步包含基于该等经滤波的信号中的两者或两者以上的功率方面的一差异来量测一误差。
23.根据权利要求16所述的方法,其特征在于,其中校正取样时间误差进一步包含判定该等经滤波的信号中的两者或两者以上之间的一相关。
24.根据权利要求16所述的方法,其特征在于,其中该校正步骤校正偏移、增益及取样时间误差。
25.根据权利要求16所述的方法,其特征在于,其进一步包含:
在针对该第一ADC核心及该第二ADC核心中的至少一者的一偏移设定、增益设定或延迟设定中的至少一者的一模拟控制输入中实现一改变。
26.根据权利要求16所述的方法,其特征在于,其中在校正增益或相位中的至少一者的一额外步骤中使用该两个数字滤波器在该等滤波步骤中产生的输出。
27.一种有形、非暂时性计算机可读取媒体,其用于储存用于转换一输入信号的计算机可执行指令,其特征在于,其中该等计算机可执行指令用于:
自一对应数目个模拟至数字转换器ADC核心接收两个数字信号,该等ADC核心中的至少一些具有一偏移校正输入、一增益校正输入或一相位校正输入中的至少一者;
滤波该两个数字信号中的一或多者以产生对应的一或多个经滤波的信号,其中该滤波的一频率响应取决于该输入信号的一经预期的频叠特性;
自该等一或多个经滤波的信号估计增益或取样时间误差中的至少一者;及
自该增益误差或该取样时间误差判定应用于该等ADC核心中的至少一者的该增益校正输入或该相位校正输入中的一对应者。
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---|---|---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105680858A (zh) * | 2016-01-14 | 2016-06-15 | 电子科技大学 | 一种估计tiadc并行采集***时间偏移误差的方法 |
CN105699955A (zh) * | 2014-12-09 | 2016-06-22 | 英特希尔美国公司 | 用于光学式邻近侦测器的精确度估计 |
CN108768396A (zh) * | 2018-06-08 | 2018-11-06 | 中国电子科技集团公司第五十八研究所 | 一种用于多通道adc的时钟相位失配校准电路 |
CN112448719A (zh) * | 2019-08-30 | 2021-03-05 | 创意电子股份有限公司 | 模拟数字转换器装置与时脉偏斜校正方法 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5835031B2 (ja) * | 2012-03-13 | 2015-12-24 | 株式会社ソシオネクスト | アナログデジタル変換器(adc),その補正回路およびその補正方法 |
US9083377B2 (en) | 2012-05-30 | 2015-07-14 | Intel Corporation | Analog-to-digital converter |
US9281834B1 (en) * | 2012-09-05 | 2016-03-08 | IQ-Analog Corporation | N-path interleaving analog-to-digital converter (ADC) with offset gain and timing mismatch calibration |
US8890729B2 (en) * | 2012-12-05 | 2014-11-18 | Crest Semiconductors, Inc. | Randomized time-interleaved sample-and-hold system |
US8890739B2 (en) * | 2012-12-05 | 2014-11-18 | Crest Semiconductors, Inc. | Time interleaving analog-to-digital converter |
DE102012113008A1 (de) * | 2012-12-21 | 2014-06-26 | Hamilton Bonaduz Ag | Vorrichtung und Verfahren zur Messung eines periodischen Signals |
US8836552B1 (en) * | 2013-03-15 | 2014-09-16 | Lockheed Martin Corporation | Direct input radio frequency complex analog to digital converter with corrective factors |
US9287889B2 (en) * | 2014-04-17 | 2016-03-15 | The Board Of Regents, The University Of Texas System | System and method for dynamic path-mismatch equalization in time-interleaved ADC |
US9214948B2 (en) * | 2014-04-17 | 2015-12-15 | Cirrus Logic, Inc. | Comparator tracking control scheme with dynamic window length |
CN104993827B (zh) * | 2015-07-08 | 2018-03-02 | 中国电子科技集团公司第二十四研究所 | 模数转换器误差估计校正的装置及其方法 |
CN105677770B (zh) * | 2015-12-30 | 2020-12-08 | 浙江海洋学院 | 近海海洋环境数据监测的自适应采样方法 |
US10177778B2 (en) | 2016-12-12 | 2019-01-08 | Rambus Inc. | Phase adjustment for interleaved analog to digital converters |
EP3872994A4 (en) * | 2018-11-16 | 2021-11-03 | Huawei Technologies Co., Ltd. | ERROR CORRECTION PROCESS AND ANALOG / DIGITAL CONVERTER INTERLACED IN TIME |
US10673452B1 (en) | 2018-12-12 | 2020-06-02 | Texas Instruments Incorporated | Analog-to-digital converter with interpolation |
DE112019006765T5 (de) | 2019-01-30 | 2021-10-28 | Intel Corporation | Zeitverschachteltes analog-zu-digital-wandler-system |
CN110034759B (zh) * | 2019-04-25 | 2022-08-09 | 合肥工业大学 | 前馈式全数字tiadc***的采样时间误差校准模块及其方法 |
US10680630B1 (en) * | 2019-06-12 | 2020-06-09 | Stmicroelctronics S.A. | System and method to cancel skew mismatch in ADCs |
CN112816991B (zh) * | 2021-01-06 | 2024-07-12 | 深圳市麒博精工科技有限公司 | 基于低电压复杂信号的超声检测方法 |
US11962318B2 (en) | 2021-01-12 | 2024-04-16 | Texas Instruments Incorporated | Calibration scheme for a non-linear ADC |
US20220247421A1 (en) * | 2021-02-01 | 2022-08-04 | Texas Instruments Incorporated | Lookup table for non-linear systems |
US11881867B2 (en) | 2021-02-01 | 2024-01-23 | Texas Instruments Incorporated | Calibration scheme for filling lookup table in an ADC |
US11502815B2 (en) | 2021-03-02 | 2022-11-15 | Mellanox Technologies, Ltd. | Impairment detector for digital signals |
US11899128B2 (en) * | 2021-08-19 | 2024-02-13 | Infineon Technologies Ag | Frequency response calibration for radio frequency integrated circuit with multiple receiving channels |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050151679A1 (en) * | 2003-12-12 | 2005-07-14 | Acqiris | ADC with digital error correction |
CN101136633A (zh) * | 2006-08-28 | 2008-03-05 | 瑞昱半导体股份有限公司 | 一种用于时间交错式模拟数字转换器的校正装置 |
US7688235B2 (en) * | 2006-09-29 | 2010-03-30 | Optichron, Inc. | Composite analog to digital receiver with adaptive self-linearization |
CN101783683A (zh) * | 2008-12-29 | 2010-07-21 | 英特赛尔美国股份有限公司 | 双通道时间交错型模数转换器中的误差估计与校正 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0702212A3 (en) * | 1994-09-13 | 1996-08-14 | Fuji Electric Co Ltd | Phase shift measurement device and associated mass flow meter |
US6518905B2 (en) * | 2000-12-21 | 2003-02-11 | Wright State University | Parallel time interleaved delta sigma modulator |
EP1371200B1 (en) | 2001-03-01 | 2011-10-12 | Broadcom Corporation | Compensation of distortion due to channel and to receiver, in a parallel transmission system |
US6787899B2 (en) * | 2002-03-12 | 2004-09-07 | Intel Corporation | Electronic assemblies with solidified thixotropic thermal interface material |
JP4544915B2 (ja) | 2004-06-03 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 受信装置及びアナログ・ディジタル変換装置 |
DE102004049161B4 (de) | 2004-10-08 | 2009-10-29 | Infineon Technologies Ag | Zeitversetzt arbeitender Analog-Digital-Wandler |
US7551114B2 (en) | 2007-05-15 | 2009-06-23 | Texas Instruments Incorporated | Reducing power consumption in the early stages of a pipeline sub-ADC used in a time-interleaved ADC |
US7916051B1 (en) * | 2009-10-02 | 2011-03-29 | Texas Instuments Incorporated | Bandwidth mismatch estimation for time interleaved ADCs |
JP5142342B2 (ja) * | 2010-03-25 | 2013-02-13 | 川崎マイクロエレクトロニクス株式会社 | Ad変換回路 |
-
2011
- 2011-10-12 US US13/271,383 patent/US8558725B2/en active Active
- 2011-10-26 CN CN201110329590.9A patent/CN102457277B/zh active Active
- 2011-10-26 TW TW100138818A patent/TWI539756B/zh active
- 2011-10-27 KR KR1020110110229A patent/KR101838298B1/ko active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050151679A1 (en) * | 2003-12-12 | 2005-07-14 | Acqiris | ADC with digital error correction |
CN101136633A (zh) * | 2006-08-28 | 2008-03-05 | 瑞昱半导体股份有限公司 | 一种用于时间交错式模拟数字转换器的校正装置 |
US7688235B2 (en) * | 2006-09-29 | 2010-03-30 | Optichron, Inc. | Composite analog to digital receiver with adaptive self-linearization |
CN101783683A (zh) * | 2008-12-29 | 2010-07-21 | 英特赛尔美国股份有限公司 | 双通道时间交错型模数转换器中的误差估计与校正 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105699955A (zh) * | 2014-12-09 | 2016-06-22 | 英特希尔美国公司 | 用于光学式邻近侦测器的精确度估计 |
CN105680858A (zh) * | 2016-01-14 | 2016-06-15 | 电子科技大学 | 一种估计tiadc并行采集***时间偏移误差的方法 |
CN105680858B (zh) * | 2016-01-14 | 2018-08-07 | 电子科技大学 | 一种估计tiadc并行采集***时间偏移误差的方法 |
CN108768396A (zh) * | 2018-06-08 | 2018-11-06 | 中国电子科技集团公司第五十八研究所 | 一种用于多通道adc的时钟相位失配校准电路 |
CN108768396B (zh) * | 2018-06-08 | 2022-05-06 | 中国电子科技集团公司第五十八研究所 | 一种用于多通道adc的时钟相位失配校准电路 |
CN112448719A (zh) * | 2019-08-30 | 2021-03-05 | 创意电子股份有限公司 | 模拟数字转换器装置与时脉偏斜校正方法 |
CN112448719B (zh) * | 2019-08-30 | 2024-03-12 | 创意电子股份有限公司 | 模拟数字转换器装置与时脉偏斜校正方法 |
Also Published As
Publication number | Publication date |
---|---|
US20120268299A1 (en) | 2012-10-25 |
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US8558725B2 (en) | 2013-10-15 |
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