CN102118147A - 脉冲产生电路 - Google Patents

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Abstract

本发明公开了一种脉冲产生电路，包括一触发器、一延迟电路、一或门、第一缓冲器、第二缓冲器；触发器的数据输入端接电源电压，时钟控制端接输入信号，数据输出端接延迟电路的输入端和第一缓冲器的输入端，延迟电路的清零端接清零信号，输出端接第二缓冲器的输入端和或门的一输入端，或门的另一输入端接清零信号，输出端接触发器的清零端；输入信号的周期大于或等于延迟电路上升延迟、下降延迟和恢复时间之和。本发明的脉冲产生电路，产生的脉冲精确，且同时可以产生两个脉冲信号，实现简单。

Description

脉冲产生电路
技术领域
本发明涉及电子电路技术，特别涉及一种脉冲产生电路。
背景技术
现有脉冲产生电路，通常利用输入信号及其经过延迟之后的信号做一个逻辑运算来产生，这就要求输入信号在延迟的过程中不能再变化，如果输入信号在延迟的过程中发生变化而延迟之后的信号来不及变化，最终将导致无法得到正确的脉冲信号。
发明内容
本发明要解决的技术问题是提供一种脉冲产生电路，产生的脉冲精确，且同时可以产生两个脉冲信号，实现简单。
为解决上述技术问题，本发明的脉冲产生电路，包括一触发器、一延迟电路、一或门、第一缓冲器、第二缓冲器；
所述触发器的数据输入端接电源电压，时钟控制端接输入信号，数据输出端接所述延迟电路的输入端和第一缓冲器的输入端，所述延迟电路的清零端接清零信号，输出端接第二缓冲器的输入端和或门的一输入端，或门的另一输入端接清零信号，输出端接所述触发器的清零端；
所述延迟电路，当其输入端由低电平变为高电平时，产生上升延迟，迟延上升延迟后在其输出端输出高电平，当其输入端由高电平变为低电平时，迟延下降迟延后在其输出端输出低电平，所述延迟电路，当其输入端由低电平变为高电平时，产生上升延迟，迟延上升延迟后在其输出端输出高电平，当其输入端由高电平变为低电平时，迟延下降迟延后在其输出端输出低电平，所述延迟电路迟延下降迟延在其输出端输出低电平后，要恢复到能产生上升延迟的电路状态需要一恢复时间；
所述触发器的输入信号的周期大于或等于延迟电路上升延迟、下降延迟和恢复时间之和。
所述触发器可以为D触发器。
所述触发器可以为上升沿触发或下降沿触发。
本发明的脉冲产生电路，将输入信号输入到触发器的时钟控制端，利用触发器的沿触发(上升沿或下降沿)得到脉冲信号的一个沿，这个沿再经过延迟电路产生一个输出信号，延迟电路的输出信号反馈回去控制触发器，并将触发器清零或置位，由此得到脉冲信号的另一个沿，利用延迟电路的上升延迟和下降延迟来控制脉冲的宽度，实现简单，产生的脉冲精确，且同时可以产生两个脉冲。
附图说明
下面结合附图和具体实施方式对本发明作进一步的详细说明。
图1是本发明的脉冲产生电路一实施例结构示意图；
图2是本发明的脉冲产生电路一实施例脉冲产生波形图。
具体实施方式
本发明的脉冲产生电路一实施例如图1所示。包括一D触发器DFF、一延迟电路DELAY、一逻辑或门OR、第一缓冲器BUF1、第二缓冲器BUF2；所述D触发器DFF的数据输入端D接电源电压vpwr，时钟控制端CP接输入信号in，数据输出端Q接所述延迟电路DELAY的输入端IN和第一缓冲器BUF1的输入端，所述延迟电路DELAY的清零端CLR接清零信号clr，输出端OUT接第二缓冲器BUF2的输入端和或门OR的一输入端，或门OR的另一输入端接清零信号clr，输出端接所述D触发器DFF的清零端CLR。
所述延迟电路DELAY，当其输入端由低电平变为高电平时，产生上升延迟tpulse1，迟延上升延迟tpulse1后在其输出端输出高电平，当其输入端由高电平变为低电平时，迟延下降迟延tpulse2后在其输出端输出低 电平，所述延迟电路DELAY迟延下降迟延tpulse2在其输出端输出低电平后，要恢复到能产生上升延迟tpulse1的电路状态需要一恢复时间trc；
所述D触发器DFF的输入信号in的周期tcyc大于或等于延迟电路DELAY上升延迟tpulse1、下降延迟tpulse2和恢复时间trc之和(tcyc≥tpulse1+tpulse2+trc)。
电路工作原理如图2所示：
假设输入信号in的周期为tcyc，第一个周期tcyc1输入信号的高电平vpwr宽度为twh1，第二个周期tcyc2输入信号的高电平vpwr宽度为twh2，低电平的值为零。这里以输入信号in的上升沿触发为例进行说明。
1)在输入信号in第一个周期上升沿到来之前，先施加清零信号clr进行一下清零动作以稳定电路各点的状态，清零之后，D触发器DFF数据输出端Q输出信号dff_out，延迟电路DELAY输出端OUT输出信号dl_out，第一缓冲器BUF1的输出信号out1和第二缓冲器BUF2的输出信号out2都被置零。
2)清零之后，输入信号in的上升沿到来，触发D触发器DFF的数据输入端D的数据，即vpwr，所以D触发器DFF的数据输出端Q的输出信号dff_out变为高电平，相应第一缓冲器BUF1的输出信号out1也变为高电平，同时D触发器DFF的数据输出端Q的输出信号dff_out经过延迟电路DELAY的上升迟延tpulse1，延迟电路DELAY的输出端的输出信号dl_out变高电平，相应第二缓冲器的输出信号out2也变为高电平，D触发器DFF的数据输出端Q的输出信号dl_out变高电平之后经过一个或门使该或门的输出信号reset变高电平，使此时D触发器DFF的数据输出端Q的输出信号dff_out被复位到低电平，接下来第一缓冲器的输出信号out1也变为低电平，这样就产生了一个脉冲宽度为上升迟延tpulse1的脉冲信号。
3)第一缓冲器的输出信号out1的脉冲信号产生之后，D触发器DFF的数据输出端Q的输出信号dff_out为低电平，经过延迟电路DELAY的下降迟延tpulse2后，延迟电路DELAY的输出信号dl_out变低，相应第二缓冲器的输出信号out2也变为低电平，这样又产生了一个脉冲宽度为下降迟延tpulse2的脉冲信号。
4)第二缓冲器的输出信号out2的脉冲信号产生之后，需要等待一个恢复时间trc，使延迟电路DELAY的中间信号恢复到第一个周期之前的状态，再开始第二个周期的脉冲产生。这样输入信号的第二个上升沿到来之后，经过和第一个周期同样的过程，就会产生和第一个周期相同脉冲宽度的脉冲。
5)依此类推，重复步骤2)～4)，只要保证输入信号的周期大于或等于延迟电路DELAY上升延迟tpulse1、下降延迟tpulse2和恢复时间trc之和(tcyc≥tpulse1+tpulse2+trc)，就能连续产生分别具有相同脉冲宽度(tpulse1/tpulse2)的两个脉冲信号。
并且可以看到，即使输入信号的第一个周期tcyc1高电平宽度twh1和第二个周期tcyc2高电平宽度twh2不相等，也不影响脉冲信号的产生。这是因为在输入信号in的下降沿到来时，D触发器DFF处于保持状态，不影响D触发器DFF的数据输出端Q的输出信号dff_out，从而也就不会影响第一缓冲器的输出信号out1和第二缓冲器的输出信号out2。
上述实施例是利用D触发器实现沿触发，但实现沿触发不限于D触发器，本领域技术人员公知，采用其他触发器同样可以实现沿触发。图2所示为利用上升沿进行触发器的触发，本领域技术人员公知，采用下降沿进行触发器的触发亦可。
本发明的脉冲产生电路，将输入信号输入到触发器的时钟控制端，利用触发器的沿触发(上升沿或下降沿)得到脉冲信号的一个沿，这个沿再 经过延迟电路产生一个输出信号，延迟电路的输出信号反馈回去控制触发器，并将触发器清零或置位，由此得到脉冲信号的另一个沿，利用延迟电路的上升延迟和下降延迟来控制脉冲的宽度，实现简单，产生的脉冲精确，且同时可以产生两个脉冲。

Claims (3)

1.一种脉冲产生电路，其特征在于，包括一触发器、一延迟电路、一或门、第一缓冲器、第二缓冲器；
所述触发器的数据输入端接电源电压，时钟控制端接输入信号，数据输出端接所述延迟电路的输入端和第一缓冲器的输入端，所述延迟电路的清零端接清零信号，输出端接第二缓冲器的输入端和或门的一输入端，或门的另一输入端接清零信号，输出端接所述触发器的清零端；
所述延迟电路，当其输入端由低电平变为高电平时，产生上升延迟，迟延上升延迟后在其输出端输出高电平，当其输入端由高电平变为低电平时，迟延下降迟延后在其输出端输出低电平，所述延迟电路迟延下降迟延在其输出端输出低电平后，要恢复到能产生上升延迟的电路状态需要一恢复时间；
所述触发器的输入信号的周期大于或等于延迟电路上升延迟、下降延迟和恢复时间之和。
2.根据权利要求1所述的脉冲产生电路，其特征在于，所述触发器为D触发器。
3.根据权利要求1或2所述的脉冲产生电路，其特征在于，所述触发器为上升沿触发或下降沿触发。
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