CN101981460A - 监控和调整电路性能的方法 - Google Patents

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Abstract

一种测试在电子***中实现的集成电路的方法。所述方法包括使在工作***(例如，在计算机***)中实现的集成电路(或其一部分)进入离线状态。设置集成***的电参数(例如，电压，时钟频率等)，并进行内置自测试(BIST)。记录在BIST期间的任何失效。随后对电参数的多个预定值中的每个值重复所述测试，记录发生的任何失效。一旦完成了测试，就确定每个预定值的失效率和合格范围。

Description

监控和调整电路性能的方法
技术领域
本发明涉及电子电路，更具体地说，本发明涉及在电子电路的寿命期内监控和调整电路性能。
背景技术
在过去几十年内，集成电路(IC)的规模一直遵循摩尔定律，摩尔定律说明IC上的晶体管的数目大约每两年就会增加一倍。随着IC上的晶体管的数目的增大，晶体管的尺寸相应地缩小。尽管这种集成显著增加了单位成本的性能，不过出现了与更高的集成水平相关联的其它问题。
随着IC中的晶体管特征尺寸的减小，非理想性开始减少对单个器件的控制量。此外，减小的尺寸使晶体管对退化机理更敏感。两种常见的退化机理是热载流子效应和负偏压温度不稳定性(NBTI，对PMOS器件来说；对NMOS晶体管来说，存在正偏压温度不稳定性、或者说PBTI)。
当“载流子”(空穴或电子)在被MOS器件中的高场强区中的强电场加速后获得极高的动能时，发生热载流子效应。作为该高动能的结果，热载流子被注入器件的某些区域中并被俘获，从而形成最终恶化器件工作和导致不稳定性的空间电荷。
对NBTI来说，在负偏压和高温条件下，正电荷在PMOS晶体管的沟道界面中累积。这又导致阈值电压幅度的增大和漏极饱和电流随时间的减小。这些效应最终导致PMOS器件的器件不稳定性和性能退化。PBTI类似于NBTI，不过是在正偏压条件下出现在NMOS晶体管上。
在目前IC技术中的晶体管的特征尺寸下，这些退化机理不能被忽略。随着时间的过去，这些退化机理会通过增大功率耗散，降低操作速度和/或电压余量，不规则的计时变化，和最终失效而影响IC性能。
发明内容
公开一种测试在电子***中实现的集成电路的方法。在一个实施例中，所述方法包括使在工作***(例如，在计算机***)中实现的集成电路(或其一部分)处于离线状态。设置集成***的电参数(例如，电压，时钟频率等)，并进行内置自测试(BIST)。记录在BIST期间的任何失效。随后对电参数的多个预定值中的每个值重复所述测试，记录发生的任何失效。一旦完成了测试，就确定每个预定值的失效率(failure rate)和合格范围。
在一个实施例中，集成电路包括一个或多个PMOS器件，电参数是n-阱电压。通过在多个不同的n-阱电压下进行BIST，进行测试，确定每个n-阱电压的失效率。所述方法还包括根据测试结果，确定在测试之后集成电路将按其工作的n-阱电压。
包括一个或多个NMOS器件的实施例也是可能和预料之中的。在这样的实施例中，电参数可以是基板电压。在改变这两个电参数之一或两者的情况下，CMOS实施例也是预料之中的。
在重复进行BIST期间可改变的其它电参数包括(但不限于)时钟频率、电源电压等等。集成电路可包括逻辑电路，存储器电路或者这两者，并且可相应地被配置成进行逻辑BIST和/或存储器BIST。集成电路的一些实施例可包括模拟和/或混合信号电路，从而，集成电路可被配置成进行AMBIST(模拟/混合信号BIST)。
在各个实施例中，这里公开的方法允许预测被测试的集成电路或者该集成电路的特定功能块的失效时间。通过预测失效时间，可避免损失惨重的失效，因为可在预测的失效实际发生之前更换IC。此外，通过把某些参数调整到与以前的工作点(operating point)相比具有更长的失效时间的工作点，用于预测失效时间的数据还可用于延长IC的寿命。
附图说明
当阅读下面的详细说明并参考附图时，本发明的其它方面将变得明显，其中：
图1是按照本发明的在测试构形下的电子***的一个实施例的示图；
图2是图解说明测试集成电路的方法的一个实施例的处理流程的示图；
图3是图解说明测试集成电路的方法的另一个实施例的处理流程的示图；
图4图解说明测试集成电路的一个实施例的流程图。
尽管本发明可以有各种修改和备选形式，不过在附图中举例表示了本发明的具体实施例，并在下面详细说明本发明的具体实施例。不过应明白附图和对附图的说明并不意图把本发明局限于公开的特定形式，相反，本发明将覆盖在由附加权利要求限定的本发明的精神和范围内的所有修改，等同物和备选方案。
具体实施方式
现在参见图1，图中表示了在测试构形下的电子***的一个实施例的示图。在所示的实施例中，电子***20包括至少一个印刷电路板(PCB)21，PCB 21上安装有集成电路(IC)22。应注意电子***20可包括为了简洁起见，这里未示出的各种其它组件。电子***20可以是已在现场的***(即，在制造和销售之后)。
IC 22可包括许多器件(即，晶体管)，所述许多器件可以是NMOS器件，PMOS器件，或者这两者(如果IC 22是CMOS IC的话)。在IC 22的电路小片上实现的各种器件可构成各种功能单元，比如处理电路、接口电路、存储空间等等。IC 22还包括用于进行其各个功能单元的测试的内置自测试(BIST)电路。IC 22的各个BIST电路可包括逻辑BIST电路，存储器BIST电路，和模拟/混合信号BIST电路，以及其它。
在所示的例子中，显示器25和电压电源/调节器50与电子***20的IC 22耦接。其它种类的测试设备(例如，频率发生器)也可与IC22(并且通常与电子***20)耦接。代替使用外部频率发生器，通过改变在IC 22上实现的时钟分频器和/或时钟倍频器电路的设置，也可进行需要改变时钟频率的测试。
电子***20被配置成允许使其各个组件(包括IC 22)离线以进行测试。当组件(或者组件的一部分；例如，组件的一个或多个功能块)离线时进行的测试的种类包括其中电参数被连接的测试设备设置为预定值并进行BIST的测试。例如，为了测试包括许多PMOS器件的电路，可用可由电压电源/调节器50设置的不同的n-阱电压值重复执行BIST。在另一个例子中，可用包括许多NMOS器件的测试电路的不同基板电压值重复执行BIST。
涉及其它电参数的变化的测试也是可能和预期的。各种电参数可包括电源电压、时钟频率、和能够被测试并且可能影响电子***20的工作的任意其它电参数。可对许多电气值重复这种测试。每个测试的结果可被用于确定IC 22的各种特性，能够预测可能的失效时间。从这种测试收集的信息也可被用于确定可对电子***的组件(比如IC22)做出的电参数调整，以延长其工作寿命。
图2是图解说明测试集成电路的方法的一个实施例的处理流程的示图。在所示的实施例中，方法200目的在于测试具有多个PMOS器件的存储电路。所述方法从电压电源/调节器的设置开始，以为PMOS器件提供预定的n-阱电压值(205)。在设定n阱电压值之后，进行存储器BIST(MBIST)(210)。根据MBIST的进行，确定存储器的坏比特(或者比特位置)，如果存在的话(215)。随后记录通过MBIST确定为坏的任何比特位置(220)。在完成该循环之后，确定是否完成了所有的MBIST(221)。如果要进行另一个MBIST(221，No)，那么方法返回205，把n-阱偏压设为新的值，随后重复该循环。可对许多不同的n-阱电压值重复该循环。如果完成了所有的MBIST(221，Yes)，那么设置工作用n-阱偏压值(225)。可根据MBIST失效率，以及通过MBIST的n-阱偏压值的范围(即，合格范围)设置n-阱偏压值。
在每个循环内，记录和保存比特失效的数目和合格范围。该信息可以显示未来失效的潜在可能性。该信息还可指示可对n-阱电压做出的可能调整，以延长IC 22的工作寿命。
下面的表1是可如何使用根据图2的方法收集的信息的例子。关于许多不同的n阱电压值列出所述信息，所述信息预测未来不同时间的比特失效的数目
 Vn-well变化   0年   2年   4年   6年   8年
  -20％   0   0   0   0   0
  -10％   0   0   0   0   0
  0   0   0   0   0   0
  +10％   0   0   0   0   1
  +20％   0   0   0   1   2
  +30％   0   0   1   2   5
  +40％   0   1   2   5   7
  +50％   0   2   5   7   10
表1
表1中，给出的例证信息与在不同时间，即，在发货时(0年)，发货后2年，发货后4年等进行BIST期间观察到的失效率对应。例如，该例子表明在比标称值高50％的n-阱电压下，就IC的工作来说，在2年时发生2比特失效，这表示出与当在比标称n-阱电压高40％的n-阱电压下工作时，2年时发生的单一失效相比，用BIST观察到的更高失效率。
利用表1举例说明的信息，能够预测从最初装运集成电路的时间开始，当在标称条件下(即，在n-阱电压的变化为0的条件下)工作时，大约10年时发生失效。根据预测的标称工作条件下10年时的失效，可以安排在预测的失效之前的某一时间对***进行维护。另一方面(或者另外)，根据每两年大约损失大约10％的工作余量的模式(假定所有其它余量都是可接受的)，可以调整对其进行测试的电参数(这种情况下，n-阱电压)，以便在变化-10％的状况下工作(再工作2年)或者在变化-20％的状况下工作(再工作4年)，以延长零件的寿命。
表1举例说明的信息的另一种使用可导致一个或多个冗余功能块的应用。例如，在集成电路上实现的许多存储器阵列伴随有冗余存储器阵列，以免另一个(主)存储器阵列失效。从而，根据在不同时间点的测试结果，在发生失效的情况下或者在工作余量表现出显著降低的情况下，可以使用冗余阵列中的位置代替其在主阵列中的对应位置。如果需要的话，可以进行熔丝修复，以用冗余存储器位置替代失效存储器位置。另一方面，存储器的失效的或者显著降低工作余量(这会导致软故障)的部分可被标记为有故障，导致这些区域不被使用。
图3是图解说明测试集成电路的方法的另一个实施例的处理流程的示图。更具体地说，图3图解说明在图2中描述的方法的一般形式。
方法300从IC或者IC内的特定功能块的电参数的设置开始(305)。所述电参数可以是如上所述的n-阱电压，基板电压，电源电压，时钟频率，或者能够被调整的任何其它电参数。
所述方法随后对IC或其特定功能块进行诊断测试(310)。在一些实施例中，测试可包含进行BIST。根据IC或其特定功能块内的电路的种类，BIST可以是逻辑BIST(LBIST)，存储器BIST(MBIST)，或者模拟/混合信号BIST(AMBIST)。利用外部装置而不是BIST的测试也是可能和预料之中的。
作为进行诊断测试的结果，进行失效(如果有的话)的确定(315)。随后记录(320)和保存这些失效供未来使用。失效的记录还包括组织测试失效数据，以便获得附加信息(例如，表1中所示的排列，它能够实现未来失效的预测)。如果所述方法没有完成所有测试(321，No)，那么所述方法返回起点，设置电参数并重复该处理。如果完成了所有测试(321，Yes)，那么该方法随后设置工作电参数(325)。可根据BIST失效率以及通过BIST的参数值的范围(合格范围)，设置参数。
图4是图解说明测试IC的一个实施例的流程图。该方法从在另外的操作***中使IC(或者IC的至少一部分，例如，其中的功能块，比如存储器，逻辑电路，和/或模拟/混合电路)离线开始(405)。步骤410、415和420与上面关于图2和图3讨论的那些步骤相似。在完成步骤4010-420的几次循环之后，方法400随后确定对其进行测试的每个电参数值的失效率(430)。如前所述，电参数值可包括n-阱电压，基板电压等等。根据每个电参数值的失效率，可以预测未来的失效和/或可以调整IC的后续工作的参数(435)。可根据BIST失效率，预定的最佳工作条件，或者这两者预测未来的失效。最佳工作条件可以由各种值，比如工作频率，电压余量，功率使用率等等定义。
尽管参考具体实施例说明了本发明，不过显然实施例是对本发明的举例说明，本发明并不局限于此。对所述实施例的任意变化、修改、增加和改进都是可能的。这些变化、修改、增加和改进都在由下述权利要求限定的本发明的范围之内。

Claims (20)

1.一种测试在电子***中实现的集成电路的方法，所述方法包括：
使集成电路的一个或多个功能块进入离线状态；
把集成电路的一个或多个功能块的电参数设置为多个预定值中的第一值；
进行集成电路的一个或多个功能块的内置自测试(BIST)；
记录在进行BIST时发生的任何失效；
对电参数的多个预定值中的每个剩余值，重复上述设置步骤、进行步骤和记录步骤；和
确定关于每个预定值的BIST的失效率和合格范围。
2.按照权利要求1所述的方法，其中集成电路包括一个或多个PMOS(p沟道金属氧化物半导体)器件，其中电参数是n-阱电压。
3.按照权利要求1所述的方法，其中集成电路包括一个或多个NMOS(n沟道MOS)器件，其中电参数是基板电压。
4.按照权利要求1所述的方法，还包括根据BIST的失效率，预测集成电路的一个或多个功能块失效的时间点。
5.按照权利要求1所述的方法，还包括确定在测试之后、集成电路的一个或多个功能块用以工作的电参数的新值。
6.按照权利要求1所述的方法，其中BIST是存储器BIST，其中集成电路包括存储器。
7.按照权利要求1所述的方法，其中集成电路包括逻辑电路，其中BIST是逻辑BIST。
8.按照权利要求1所述的方法，其中电参数是集成电路用以工作的时钟频率，其中电参数的多个预定值包括多个不同的时钟频率。
9.按照权利要求8所述的方法，还包括使频率发生器与集成电路耦接，其中多个不同的时钟频率由频率发生器提供。
10.按照权利要求8所述的方法，其中产生多个不同的时钟频率中的每一个包括改变时钟分频器和时钟倍频器中的一个或多个的设置。
11.一种测试在电子***中实现的集成电路的方法，所述方法包括：
使集成电路的一个或多个功能块进入离线状态，其中集成电路的一个或多个功能块包括一个或多个PMOS(p沟道金属氧化物半导体)器件；
把一个或多个PMOS器件的n-阱电压设置为多个预定值中的第一值；
对集成电路的一个或多个功能块进行内置自测试(BIST)；
记录在进行BIST时发生的任何失效；
对n-阱电压的多个预定值中的每个剩余值，重复上述设置步骤、进行步骤和记录步骤；和
确定关于所述多个预定值中每个预定值的BIST的失效率和合格范围。
12.按照权利要求11所述的方法，还包括根据失效率，确定在测试之后、集成电路的一个或多个功能块将用以工作的n-阱电压的多个预定值。
13.按照权利要求11所述的方法，还包括根据失效率，预测集成电路的一个或多个功能块的失效时间点。
14.按照权利要求11所述的方法，其中集成电路包括存储器，其中BIST是存储器BIST。
15.按照权利要求11所述的方法，其中集成电路包括逻辑电路，其中BIST是逻辑BIST。
16.一种测试在电子***中实现的集成电路的方法，所述方法包括：
使集成电路的一个或多个功能块进入离线状态，其中集成电路的一个或多个功能块包括一个或多个NMOS(n沟道金属氧化物半导体)器件；
把一个或多个NMOS器件的基板电压设置为多个预定值中的第一值；
对集成电路的一个或多个功能块进行内置自测试(BIST)；
记录在进行BIST时发生的任何失效；
对基板电压的多个预定值中的每个剩余值，重复上述设置步骤、进行步骤和记录步骤；和
确定关于所述多个预定值中每个预定值的BIST的失效率和合格范围。
17.按照权利要求16所述的方法，还包括根据失效率，确定在测试之后、集成电路将用以工作的基板电压的多个预定值。
18.按照权利要求16所述的方法，还包括根据失效率和预定的最佳工作条件，预测集成电路的一个或多个功能块的失效时间点。
19.按照权利要求16所述的方法，其中集成电路包括存储器，其中BIST是存储器BIST。
20.按照权利要求16所述的方法，其中集成电路包括逻辑电路，其中BIST是逻辑BIST。
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