CN101950265B - Cpu板卡程序下载及硬件在线检测的方法及插件 - Google Patents

Cpu板卡程序下载及硬件在线检测的方法及插件 Download PDF

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Abstract

一种CPU板卡程序下载及硬件在线检测的方法及插件，主要是为了简化含以太网接口的嵌入式***中CPU板卡在实际的生产操作过程中需要进行诸如启动程序写入、硬件电路检测、应用程序更新等一系列繁琐的环节而开发的，其主要技术要点在于程序下载及硬件板卡测试的自动化及高效性。本技术方案主要是通过专用的电路设计以及流程化的程序步骤来实现板卡程序的自动下载，并完成板卡自身硬件电路的在线自动检测功能；采用本技术方案设计的CPU板可以有效地解决或避免在批量生产中的诸多问题，从而充分地提高了产品的生产效率和质量。

Description

CPU板卡程序下载及硬件在线检测的方法及插件
技术领域
本发明涉及的应用领域：具有以太网接口设计、CPU程序需要通过外部并行总线来引导或者通过SPI接口来引导的所有嵌入式***。
背景技术
随着电子元器件技术的进步，嵌入式***及以太网技术也迅速发展，嵌入式以太网***被广泛应用于很多行业的自动化***中。而随着多数嵌入式以太网产品的批量上市，其生产环节的程序烧写和硬件测试成为了产品生产中的薄弱环节，如果处理不善，很容易影响产品的生产效率和质量。
目前，常用的程序下载及硬件检测方式有如下两种：
①直接使用已烧入程序的FLASH芯片(芯片封装为插装形式)安装在板卡上的芯片底座上，完成程序生产；通过更换不同的程序芯片运行不同的测试程序来实现检测；通过预先设计在板卡上的指示灯来指示板卡是否通过测试。
②通过BDI或JTAG下载启动程序(通常叫做BOOTROM)，再通过网络口下载应用程序或测试程序到FLASH芯片内；通过指示灯或人机接口(如装置的液晶面板)来指示板卡是否通过测试。
以上两种方式都存在一定的缺点，如：方式①，随着板卡集成度的提高，大量使用插装元器件来作为程序存储已越来越不适宜；而且存在插装元器件与底座存在接触不可靠的风险；方式②，需要生产人员经常使用BDI或JTAG工具在不同板卡上“插上-写程序-拔下”等繁琐重复的工作，之后还要运行测试程序进行板卡硬件测试，最后还要写入应用程序。
发明内容
本发明的目的是：提供一种高效的CPU板程序下载、更新以及硬件板卡在线自动检测的新方法。
1.CPU板卡程序下载及硬件在线检测的新方法，包括步骤：
1)将写有引导程序的引导可擦写存储器***CPU板的芯片座上，用CPU/可擦写存储器插件完成CPU对可擦写存储器的自动控制；
2)将所述CPU板和PC机进行连接，构成以太网络；
3)CPU板自动下载测试程序；
4)PC机对CPU板卡进行在线测试；
5)生成测试报告，如果报告异常，则对CPU板卡进行维修，如果报告正常，则下载应用程序；
6)结束；
所述CPU/可擦写存储器插件包括并行通信插件和串行通信插件两种，其硬件电路描述如下：
a)并行通信插件是通过外部并行总线来引导CPU下载BOOT程序即引导程序的，其电路包括：包括逻辑与门、译码芯片和开关，实现功能是在开关合上时、且CPU的GPIO端口输出高电平时，可擦写存储器是引导状态，其它情况下，可擦写存储器是程序下载状态；
逻辑与门的第一输入端通过开关连接高电平，第二输入端连接CPU的GPIO端口；逻辑与门的第一输入端还通过下拉电阻连接低电平，第二输入端还通过上拉电阻连接高电平；
译码芯片的片选端的片选端A、B和C分别连接逻辑与门输出端、低电平和低电平；译码芯片的使能端
Figure GDA0000157338000000021
和E3分别连接BOOT芯片的片选引脚、低电平和高电平；译码芯片的输出端Y0和Y1分别连接可擦写存储器的引导使能端和可擦写存储器的程序下载使能端；译码芯片真值关系表1，
表1：
Figure GDA0000157338000000022
b)串行通信插件是通过SPI结构来引导CPU下载BOOT程序即引导程序的，其电路包括：包括逻辑与非门、逻辑或门和开关；，实现功能是在开关合上时、且CPU的GPIO端口输出高电平时，可擦写存储器是引导状态，其它情况下，可擦写存储器不是处在引导状态；
逻辑与非门的第一输入端通过开关连接高电平，第二输入端连接CPU的GPIO端口；逻辑与非门的第一输入端还通过下拉电阻连接低电平，第二输入端还通过上拉电阻连接高电平；
所述逻辑或门的第一输入端连接逻辑与非门的输出端，第二输入端连接CPU的复位端，输出端连接可擦写存储器的SPI启动模式使能端。
所述可擦写存储器是FLASH，所述开关是跳线。
本发明主要是为了简化含以太网接口的嵌入式***中CPU板卡在实际的生产操作过程中需要进行诸如启动程序写入、硬件电路检测、应用程序更新等一系列繁琐的环节而开发的，其主要技术要点在于程序下载及硬件板卡测试的自动化及高效性。本技术方案主要是通过专用的电路设计以及流程化的程序步骤来实现板卡程序的自动下载，并完成板卡自身硬件电路的在线自动检测功能；采用本技术方案设计的CPU板可以有效地解决或避免在批量生产中的诸多问题，从而充分地提高了产品的生产效率和质量。
本发明有意效果：采用本发明，不仅提高了生产效率，也提高了产品测试的可信度。
附图说明
图1是应用于外部并行总线来引导的电路设计示意图，
图2是应用于SPI接口来引导的电路设计示意图，
图3是通过流程化的步骤实现硬件插件的自动在线检测功能的流程图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步说明：
本技术方案的具体实施方式是：
(1)通过设计专用的硬件电路来实现CPU对FLASH程序空间的自动控制，具体电路图如图1和图2(图1，是应用于外部并行总线来引导的电路设计，图2是应用于SPI接口来引导的电路设计)；
(2)通过流程化的步骤实现硬件插件的自动在线检测功能，其流程如图3所示。
a、以外部并行总线来引导的硬件电路，图1所示的电路的工作原理如下，分三种情况描述：
JP1是选择板卡测试时的跳线，跳上表示初次上电首先进行测试；U1是逻辑与门；U2是译码芯片；R1、R2接固定电平，使得U1上电后有初始确认电平；CPU-GPIO信号连接CPU的IO管脚，/CPU-CS-BOOT信号连接CPU的管脚，#BOOT-FLASH信号连接插装封装的FLASH芯片的片选管脚，#CODE-FLASH信号连接板卡正常运行时用的FLASH芯片的片选管脚。
1)当CPU刚上电时，CPU-GPIO默认为高阻状态，经电阻上拉后默认为高电平；JP1跳线跳上；此时与门U1输出为高电平。当CPU上电时，选通启动BOOT芯片(即所述含有引导程序的FLASH芯片)的CS引脚(/CPU-CS-BOOT为低电平)，此时#BOOT-FLASH被选中，也就是插装封装的FLASH芯片被选中，CPU通过读取其中的代码，CPU运行起来。
2)当CPU程序在外部RAM中运行起来后，通过CPU-GPIO拉低(CPU-GPIO为低电平)，使得与门U1输出为低电平，此时CPU访问BOOT空间时则选中了#CODE-FLASH，CPU就可以对板卡正常运行时用的FLASH空间进行读写操作(如可以写BOOT程序，应用程序，测试程序等等)。
3)CPU插件正常使用时，将JP1跳线取下，此时与门U1输出为低电平。当CPU上电时，选通启动BOOT的CS引脚(/CPU-CS-BOOT为低电平)，#CODE-FLASH被选中，正常运行使用的FLASH被选中，CPU通过读取其中的代码，CPU正常运行。
注：#BOOT_FLASH其实在整个***中处于引导FLASH的作用。
b、以SPI接口来引导的硬件电路，图2所示的电路的工作原理如下，分为三种情况描述：
JP1是选择板卡测试时的跳线，跳上表示初次上电首先进行测试；U1是逻辑与非门；U2是逻辑或门；R1、R2、R3接固定电平，使得U1上电后有初始确认电平；CPU-GPIO信号连接CPU的IO管脚，/BOOT-SPI信号连接插装封装的SPI FLASH的片选管脚，/BOOT-MODE信号连接板卡正常运行时用的FLASH芯片的片选管脚。
1)当CPU刚上电时，CPU_GPIO默认为高阻状态，经电阻上拉后默认为高电平；JP1跳线跳上；此时与非门U1的/BOOT-MODE管脚输出为低电平。在CPU芯片复位过程中，/BOOT-MODE和/RST在或门U2的控制下，/BOOT-SPI使能SPI启动模式；CPU通过SPIFLASH读取其中的代码，CPU运行起来。
2)当CPU程序在外部RAM中运行起来后，通过CPU BOOT-GPIO拉低(为低电平)，使得与非门U1的/BOOT MODE管脚输出为高电平，此时/BOOT-SPI将SPI启动模式关闭，CPU就可以对板卡正常运行时用的FLASH空间进行读写操作(如可以写BOOT程序，应用程序，测试程序等等)。
3)PU插件正常使用时，将JP1跳线取下，此时与非门U1的/BOOT-MODE管脚输出为高电平。此时/BOOT-SPI将SPI启动模式关闭，使能其他启动方式。CPU则从正常运行时用的FLASH空间中读取代码并启动运行起来，CPU正常运行。
通过以上两种方式任一种的操作就可以完成CPU对程序FLASH的自动控制；此外，再将插件和PC机用网线相连，就可实现应用程序和测试程序在CPU板卡上的自动下载功能，同时也方便地实现了CPU插件硬件的在线检测功能。
参考图3，其主要流程如下：
根据本技术方案的设计，CPU插件调试生产人员的主要工作将变得更加轻松简单，操作步骤主要有：
1)将写有引导程序BOOTROM的BOOT FLASH***CPU板的芯片座上；
2)将JP1跳线跳上；
3)将网线(数据连接用)连接到PC机；
4)插件上电，然后由PC机上的应用软件(该软件和现有技术中的程序烧录软件功能相同，很容易实现，所以不进一步加以限制)自动完成BOOTTROM擦写，板卡硬件电路在线检测，检测报告生成和应用程序(CPU工作所需程序，存储在FLASH中)下载。
5)在PC机上查看板卡的硬件测试报告：
如测试报告显示插件异常，则插件附测试报告转维修组处理；
如测试报告显示插件正常，则下载应用程序，完毕后取下JP1及BOOT FLASH，插件可正常使用。

Claims (5)

1.一种CPU板卡程序下载及硬件在线检测的方法，其特征是包括步骤：
1)将写有引导程序的引导可擦写存储器***CPU板的芯片座上，用CPU/可擦写存储器插件完成CPU对可擦写存储器的自动控制；
2)将所述CPU板和PC机进行连接，构成以太网络；
3)CPU板自动下载测试程序；
4)PC机对CPU板卡进行在线测试；
5)生成测试报告，如果报告异常，则对CPU板卡进行维修，如果报告正常，则下载应用程序；
6)结束；
所述CPU/可擦写存储器插件包括并行通信插件和串行通信插件两种；
a)并行通信插件是通过外部并行总线来引导CPU下载BOOT程序即引导程序的，其电路包括：包括逻辑与门、译码芯片和开关，实现功能是在开关合上时、且CPU的GPIO端口输出高电平时，可擦写存储器是引导状态，其它情况下，可擦写存储器是程序下载状态；
逻辑与门的第一输入端通过开关连接高电平，第二输入端连接CPU的GPIO端口；逻辑与门的第一输入端还通过下拉电阻连接低电平，第二输入端还通过上拉电阻连接高电平；
译码芯片的片选端的片选端A、B和C分别连接逻辑与门输出端、低电平和低电平；译码芯片的使能端 
Figure FDA0000157337990000011
和E3分别连接BOOT芯片的片选引脚、低电平和高电平；译码芯片的输出端Y0和Y1分别连接可擦写存储器的引导使能端和可擦写存储器的程序下载使能端；译码芯片真值关系表1，
表1：
Figure FDA0000157337990000012
b)串行通信插件是通过SPI结构来引导CPU下载BOOT程序即引导程序的，其电路包括：包括逻辑与非门、逻辑或门和开关；实现功能是在开关合上时、且CPU的GPIO端口输出高电平时，可擦写存储器是引导状态，其它情况下，可擦写存储器不是处在引导状态；
逻辑与非门的第一输入端通过开关连接高电平，第二输入端连接CPU的GPIO端口；逻辑与非门的第一输入端还通过下拉电阻连接低电平，第二输入端还通过上拉电阻连接高电平；
所述逻辑或门的第一输入端连接逻辑与非门的输出端，第二输入端连接CPU的复位端，输出端连接可擦写存储器的SPI启动模式使能端。 
2.根据权利要求1所述的CPU板卡程序下载及硬件在线检测的方法，其特征是所述可擦写存储器是FLASH。
3.根据权利要求1所述的CPU板卡程序下载及硬件在线检测的方法，其特征是所述开关是跳线。
4.一种实现权利要求1所述方法的CPU/可擦写存储器插件，其特征是CPU/可擦写存储器插件是并行通信方式，电路包括：包括逻辑与门、译码芯片和开关，实现功能是在开关合上时、且CPU的GPIO端口输出高电平时，可擦写存储器是引导状态，其它情况下，可擦写存储器是程序下载状态；
逻辑与门的第一输入端通过开关连接高电平，第二输入端用来连接CPU的GPIO端口；逻辑与门的第一输入端还通过下拉电阻连接低电平，第二输入端还通过上拉电阻连接高电平；
译码芯片的片选端的片选端A、B和C分别连接逻辑与门输出端、低电平和低电平；译码芯片的使能端 
Figure FDA0000157337990000021
和E3分别用来连接BOOT芯片的片选引脚、低电平和高电平；译码芯片的输出端Y0和Y1分别用来连接可擦写存储器的引导使能端和可擦写存储器的程序下载使能端；译码芯片真值关系表1，
表1：
Figure FDA0000157337990000022
。
5.一种实现权利要求1所述方法的CPU/可擦写存储器插件，其特征是CPU/可擦写存储器插件是串行通信方式，电路包括：包括逻辑与非门、逻辑或门和开关；实现功能是在开关合上时、且CPU的GPIO端口输出高电平时，可擦写存储器是引导状态，其它情况下，可擦写存储器不是处在引导状态；
逻辑与非门的第一输入端通过开关连接高电平，第二输入端连接CPU的GPIO端口；逻辑与非门的第一输入端还通过下拉电阻连接低电平，第二输入端还通过上拉电阻连接高电平；
所述逻辑或门的第一输入端连接逻辑与非门的输出端，第二输入端用来连接CPU的复位端，输出端用来连接可擦写存储器的SPI启动模式使能端。 
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