CN101388367B - 晶圆级封装方法及其封装结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000010276 construction Methods 0.000 title description 2
- 238000005520 cutting process Methods 0.000 claims abstract description 37
- 239000000463 material Substances 0.000 claims abstract description 16
- 238000004806 packaging method and process Methods 0.000 claims abstract description 14
- 239000012528 membrane Substances 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 239000011247 coating layer Substances 0.000 claims description 16
- 238000005516 engineering process Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000465 moulding Methods 0.000 claims description 2
- 238000004064 recycling Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 abstract description 10
- 238000000576 coating method Methods 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 abstract 4
- 238000005253 cladding Methods 0.000 abstract 2
- 239000003292 glue Substances 0.000 abstract 2
- 230000009993 protective function Effects 0.000 abstract 1
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 5
- 239000002390 adhesive tape Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 208000034189 Sclerosis Diseases 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 208000014674 injury Diseases 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种晶圆级封装方法,包括步骤:提供一未切割的模块晶圆,其包括一正面及一与该正面相对的背面,其中该正面定义有多条切割道以界定多个以硅晶圆为载板的芯片模块,如无线模块的位置;贴附一可扩胶膜于该未切割的模块晶圆的背面;沿着所述的切割道进行一切割步骤,以使所述的芯片模块相互分离;扩张该可扩胶膜,以于所述的芯片模块之间形成一具有一预定距离的第一宽度;提供一包覆材料,其可填入所述的芯片模块之间的第一宽度以形成一包覆该芯片模块正面及侧面的包覆层,由此可形成一可包覆该芯片模块侧面的封装结构,以提供芯片模块更佳的保护功能,以预防芯片模块被撞裂。
Description
技术领域
本发明涉及一种晶圆级封装方法及其封装结构,尤指一种可包覆芯片模块侧面的封装结构。
背景技术
随着半导体制程技术能力不断向上提升,半导体芯片的功能日益强大,以致半导体芯片讯号的传输量逐渐增加,芯片模块的脚数亦随之增加;进而使封装技术必须随着技术的演进而不断提升。当信息科技的发展日渐趋向于轻薄短小的形式,尤其是笔记本电脑、移动通讯产品、数字相机等逐渐成为现代人不可或缺的移动装置时,为了适用于移动装置机体高空间密度的特性,各模块的需求不仅要维持高效能且稳定的品质;如何缩小模块空间但仍保有高品质的特性,甚至提升更好的数据传输效能,便成为各厂商的重要课题。
又例如手机多媒体应用日渐增多,造成手机内存容量需求亦随之增加,然而因手机轻薄短小的趋势,所以内存芯片在***产品中能用的空间愈来愈小,故将手机内存NOR Flash、NAND Flash、Low PowerSRAM及Pseudo SRAM堆叠封装成一颗的多芯片封装(Multi-ChipPackaging;MCP)技术很普遍地应用在手机上,以节省空间达到轻薄短小的目的。
半导体封装主要是提供一个媒介,把硅芯片连接到印刷电路板上,并保护器件免于受潮。这些年间,虽然这个功能并未改变,但封装技术已远较从前复杂。由于芯片的性能已经有所改善,封装也肩负起要将所产生的热量安全地排除掉的责任,并且让这些热量不会成为该部件电子性能的限制因素。
但现有的封装结构如图1所示,芯片模块14上方的元件区141被一包覆材所包覆,该包覆材16’提供一机械上、化学上的保护作用;但该包覆材16’却没有包覆住该芯片模块14的侧面。芯片模块14实际上是极为脆弱的对象,外来的应力或撞击都有可能导致芯片模块14的损害,进而影响到整体的电气特性。
发明内容
本发明的主要目的在于克服现有技术的不足与缺陷,提出一种封装结构及其制造方法,该结构可包覆芯片模块的侧面,以提供该芯片模块较佳的保护性且成品也有更好的机械性质。
为了达成上述目的,本发明提供一种封装结构的晶圆级封装方法,包括步骤:提供一未切割的模块晶圆,其包括一正面及一与该正面相对的背面,其中该正面定义有多条切割道以界定多个芯片模块的位置,每一芯片模块包括一成型于该正面上的元件区及多个设于该芯片模块之背面的连接点,且所述连接点通过穿设于该芯片模块的穿孔与该元件区电性连接;贴附一可扩胶膜于该晶圆的背面;沿着所述的切割道进行一切割步骤,以使所述的芯片模块相互分离;扩张该可扩胶膜,以于所述的芯片模块之间形成一具有一预定距离的第一宽度;提供一包覆材料,其可填入所述的芯片模块之间的第一宽度以形成一包覆该芯片模块正面及侧面的包覆层,且该元件区并未裸露于该包覆层。
为达上述目的,本发明亦提供一种依上述制造方法所制得的封装结构;包括:一芯片模块,其具有一正面及一与该正面邻接的侧面;一元件区,其成型于该正面上,多个连接点设于该芯片模块的背面,且所述的连接点通过穿设于该芯片模块的穿孔与该元件区电性连接;以及一包覆层,其包覆该元件区及该芯片的侧面,且该元件区并未裸露于该包覆层。
本发明具有以下有益的效果:本发明提出的制造方法,使用具有延展性的贴膜,以使每一芯片模块相对移动,进一步将每一芯片模块的侧面显露出来,再以包覆材料加以整体性的包覆,故本制造方式所制作的芯片模块封装结构能提供芯片模块更佳的保护。
为使能更进一步了解本发明的特征及技术内容,请参阅以下有关本发明的详细说明与附图,然而所附图式仅提供参考与说明用,并非用来对本发明加以限制。
附图说明
图1为现有的封装结构示意图;
图2为本发明晶圆级封装方法的流程图;
图3为本发明未切割的模块晶圆的上视图;
图4为本发明扩片步骤后的上视图;
图4A为本发明扩片步骤后的侧视图;
图5为本发明使用一包覆材将芯片模块包覆的示意图;
图6为本发明可包覆芯片模块侧面的封装示意图。
图中符号说明
1 未切割的模块晶圆
11 正面 12 背面
13 切割道 14 芯片模块
141 元件区 142 侧面
15 第一宽度 16 包覆层
16’ 包覆层
2 可扩胶膜
具体实施方式
请参阅图2,本发明提供一种封装结构及其制造方法,该制造方法可包覆芯片模块裸露的侧面以达到保护芯片模块及整体结构的功效,其制造方法包括如下步骤(请同时参阅图3至图6):
步骤(a)提供一片未切割的模块晶圆1,此实施例中该未切割的模块晶圆1为一硅晶圆模块,该未切割的模块晶圆1具有一正面11及一与该正面相对的背面12,且该正面11定义有多条切割道13以界定多个芯片模块14的位置;亦即所述的切割道13将该未切割的模块晶圆1区分为多个芯片模块14,该芯片模块14可为一无线模块,如射频模块等,但不以此为限;该切割道13可以半导体制程方式成形于该未切割的模块晶圆1,但并不以此为限;另外,该切割道13可成形于该未切割的模块晶圆1的正面11,亦可成形于该未切割的模块晶圆1的背面12。
此外,在该未切割的模块晶圆1上已有反复利用半导体制程堆叠形成多个元件区141于该未切割的模块晶圆1的正面11,每一元件区141对应成形于每一芯片模块14上,该元件区141用以提供各种预定的电性功能,所述的半导体制程则包括微影制程、蚀刻制程、金属沉积制程等等,上述技术均为一般半导体制程技术,故不在此详加说明;另外,所述的元件区141亦可通过表面黏着技术(surface mountingtechnology,SMT)连结于该未切割的模块晶圆1上。
步骤(b)贴附一可扩胶膜2于该未切割的模块晶圆1的背面12(请参阅图4及4A)。该可扩胶膜2为一高分子材料,其具有一黏贴层,可将该未切割的模块晶圆1的背面12贴附于该可扩胶膜2的黏贴层上。该可扩胶膜2可为半导体制程所使用的胶膜,例如晶粒粘贴胶膜(Die Attach File,DAF),而该胶膜已知的目的是以保护未切割的模块晶圆1不破片,即可固定未切割的模块晶圆1不使芯片模块14飞溅切割;或是电子级胶带(Blue Tape),专门应用于研磨、切割及运送时保护芯片模块14等制程。该电子级胶带可于研磨时保护芯片模块14不受损伤及吸收研磨时的冲击力确保芯片模块14不会破裂;且于切割时能够固定芯片模块14于胶带上不会产生芯片模块14流失的现象,并增进切割品质及拿取芯片模块14的方便性。同时,也具有不易残胶的特性及多款不同黏性的胶带以应用于各种不同的工作物。在本发明中,该可扩胶膜2亦有相同的防止晶粒逸失功效,但本发明所使用的可扩胶膜2必须能有扩张的效用,亦即当该可扩胶膜2受外力时,可向外延展扩张,以便进行本发明的下一步骤。
步骤(c)沿着所述的切割道13进行一切割步骤,以使所述的芯片模块14相互分离;此步骤则是以一切割刀具沿着所述的切割道13进行切割以将每一芯片模块14成为一独立的单元体;然而借助该可扩胶膜2贴附于该未切割的模块晶圆1的背面12提供一固持的力量,每一芯片模块14仍然紧密贴附于该可扩胶膜2上,且彼此之间则形成一切割后的切割宽度,该切割后的切割宽度则略等于该切割刀具的宽度。
步骤(d)扩张该可扩胶膜2,即施加一外力使该可扩胶膜2向外扩张延伸,此步骤的目的在于利用该可扩胶膜2的延展性,使每一芯片模块14产生相对位移(如图4所示),即通过该可扩胶膜2的延伸连带使每一芯片模块14均向外移动而使每一芯片模块14之间的切割道13扩宽形成该具有一预定距离的第一宽度15,且使每一芯片模块14的侧面142裸露(如图4A所示),且该侧面142与该正面11相邻接。
接着步骤(e)提供一包覆材料,其可填入所述的芯片模块14之间的第一宽度15以形成一包覆该芯片模块14的正面11及侧面142的包覆层16。该包覆材可为一高分子封装材料,例如热固性环氧树脂,但并不以此为限。热固性环氧树脂其硬化前为具有流动性黏稠流体或半胶化的胶体,硬化后则形成交联网目的固体。树脂与芯片的热膨胀系数有极大的差异,因而在树脂硬化后,冷却收缩过程因热膨胀的差异,在树脂与晶元两者间可能产生内应力,导致树脂龟裂、晶元破裂、黏着分离或元件接着脚偏移或断裂等。为了降低封装树脂与芯片间的内应力,于树脂配方中皆添加相当量具低热膨胀系数的填充物(Filler),如二氧化硅粉、氧化铝粉、氮化硼粉、石墨纤维或其它无机化合物粉粒……等;上述仅为此包覆材料的一般知识,并非用以限制本发明的保护范围。且该包覆材料以模造方式(molding)包覆每一芯片模块14的正面11及侧面142,由此每一芯片模块14均被该包覆层16紧密的包覆而达成更佳的保护效果(如图5所示),但图5中省略了该可扩胶膜2。
另外,在步骤(e)之后更进一步包括提供一切割工具,沿着所述的切割道13进行切割步骤,以得到多个正面及侧面均被包覆的芯片模块14(如图6所示)。而该切割工具的宽度则小于该第一宽度15,以免成形于该芯片模块14的侧面142的包覆层16被该切割工具所破坏。
本发明经上述步骤后,则可以得到一正面11及侧面142均被包覆的芯片模块封装结构,该芯片模块封装结构包括:
一芯片模块14,其具有一正面11及一与该正面邻接的侧面142;一元件区141,其成型于该正面11上;以及一包覆层16,其包覆该元件区141及该芯片模块14的侧面142。同样地,该元件区141反复利用半导体制程堆叠而成,例如蚀刻、曝光、显影等制程;或是通过表面黏着技术(surface mounting technology,SMT)连结于该正面11上,且上述芯片模块封装结构则是该未切割的模块晶圆1经由切割制程所制造的;另外该芯片模块14的背面12则可设有多个连接点,且所述的连接点通过穿设于该芯片模块14的穿孔与该元件区141电性连接,该连接点则是用以达成与外部电路信号的连接。
综上所述,本发明具有下列优点:
1、具有较佳的保护作用,由于包覆层16本身即具有保护芯片模块14的功能,而本发明则利用该包覆层16包覆于该芯片模块14的侧面142,使该侧面142不会裸露在外面,进而减少碰撞或其它移动时可能造成的伤害。
2、另一方面,本制程使用可扩胶膜2的特性,以延展该可扩胶膜2的方式使每一芯片模块14产生相对位移,故本制程不需繁琐的制程步骤而达成整体包覆该芯片模块14的目的。
以上所述仅为本发明的较佳实施例,非意欲局限本发明的专利保护范围,故举凡运用本发明说明书及附图内容所为之等效变化,均同理皆包含于本发明的权利保护范围内。
Claims (14)
1.一种封装结构,其特征在于,包括:
一芯片模块,其具有一正面及一与该正面邻接的侧面;
一元件区,其成型于该正面上,多个连接点设于该芯片模块的背面,且所述的连接点通过穿设于该芯片模块的穿孔与该元件区电性连接;以及
一包覆层,其包覆该元件区及该芯片模块的侧面,且该元件区并未裸露于该包覆层。
2.如权利要求1所述的封装结构,其特征在于:该元件区反复利用半导体制程堆叠而成。
3.如权利要求1所述的封装结构,其特征在于:该元件区利用表面黏着技术成型于该正面上。
4.如权利要求1所述的封装结构,其特征在于:该芯片模块为一未切割的模块晶圆经切割制程所制成。
5.如权利要求1所述的封装结构,其特征在于:该芯片模块进一步包括一与该正面相对的背面。
6.一种制造如权利要求1所述的封装结构的晶圆级封装方法,其特征在于,包括下列步骤:
(a)提供一未切割的模块晶圆,其包括一正面及一与该正面相对的背面,其中该正面定义有多条切割道以界定多个芯片模块的位置,每一芯片模块包括一成型于该正面上的元件区及多个设于该芯片模块之背面的连接点,且所述连接点通过穿设于该芯片模块的穿孔与该元件区电性连接;
(b)贴附一可扩胶膜于该未切割的模块晶圆的背面;
(c)沿着所述的切割道进行一切割步骤,以使所述的芯片模块相互分离;
(d)扩张该可扩胶膜,以于所述的芯片之间形成一具有一预定距离的第一宽度;
(e)提供一包覆材料,其可填入所述的芯片模块之间的宽度以形成一包覆该芯片模块正面及侧面的包覆层,且该元件区并未裸露于该包覆层。
7.如权利要求6所述的晶圆级封装方法,其特征在于:在步骤(a)之前包括一反复利用半导体制程堆叠形成多个元件区于该芯片模块的正面的步骤。
8.如权利要求6所述的晶圆级封装方法,其特征在于:在步骤(a)之前包括一利用表面黏着技术成型多个元件区于该芯片模块的正面的步骤。
9.如权利要求6所述的晶圆级封装方法,其特征在于:在步骤(b)中,该可扩胶膜为一高分子材料。
10.如权利要求6所述的晶圆级封装方法,其特征在于:在步骤(c)中所述的经切割后的芯片模块紧密贴附于该可扩胶膜上。
11.如权利要求6所述的晶圆级封装方法,其特征在于:在步骤(d)中,施加一外力使该可扩胶膜扩张,以使所述的芯片模块之间形成该具有一预定距离的第一宽度且使每一芯片模块的侧面裸露。
12.如权利要求11所述的晶圆级封装方法,其特征在于:在步骤(e)中,该包覆材料以模造方式包覆每一芯片模块的正面及侧面。
13.如权利要求6所述的晶圆级封装方法,其特征在于:在步骤(e)之后更进一步包括提供一切割工具,沿着所述的切割道进行切割步骤,以得到多个正面及侧面均被包覆的芯片模块。
14.如权利要求13所述的晶圆级封装方法,其特征在于:该切割工具的宽度小于该第一宽度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200710154710XA CN101388367B (zh) | 2007-09-13 | 2007-09-13 | 晶圆级封装方法及其封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200710154710XA CN101388367B (zh) | 2007-09-13 | 2007-09-13 | 晶圆级封装方法及其封装结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101388367A CN101388367A (zh) | 2009-03-18 |
CN101388367B true CN101388367B (zh) | 2011-04-20 |
Family
ID=40477675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200710154710XA Expired - Fee Related CN101388367B (zh) | 2007-09-13 | 2007-09-13 | 晶圆级封装方法及其封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101388367B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102122624B (zh) * | 2011-02-01 | 2013-02-13 | 南通富士通微电子股份有限公司 | 晶圆封装方法 |
CN106024759B (zh) * | 2016-05-25 | 2018-10-12 | 环旭电子股份有限公司 | 封装体电磁防护层的制造方法 |
US10157887B2 (en) | 2017-03-09 | 2018-12-18 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
CN106876333A (zh) * | 2017-03-28 | 2017-06-20 | 华进半导体封装先导技术研发中心有限公司 | 一种晶圆级封装结构的制备方法及晶圆级封装结构 |
WO2020108602A1 (en) * | 2018-11-30 | 2020-06-04 | Changxin Memory Technologies, Inc. | Chip molding structure, wafer level chip scale packaging structure and manufacturing method thereof |
CN109872979A (zh) * | 2019-02-14 | 2019-06-11 | 南通通富微电子有限公司 | 一种扇出型封装器件 |
CN110246814B (zh) * | 2019-05-30 | 2021-07-06 | 全球能源互联网研究院有限公司 | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6420244B2 (en) * | 2000-02-21 | 2002-07-16 | Advanced Semiconductor Engineering, Inc. | Method of making wafer level chip scale package |
CN1551312A (zh) * | 2003-05-13 | 2004-12-01 | ��ķ�ɷ�����˾ | 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置 |
CN1206726C (zh) * | 1999-11-11 | 2005-06-15 | 卡西欧计算机株式会社 | 半导体器件的制造方法 |
-
2007
- 2007-09-13 CN CN200710154710XA patent/CN101388367B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Non-Patent Citations (1)
Title |
---|
JP特开2001-176898A 2001.06.29 |
Also Published As
Publication number | Publication date |
---|---|
CN101388367A (zh) | 2009-03-18 |
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Legal Events
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
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