CN101290969A - 存储节点及其制造方法,相变存储器件及其制造和操作方法 - Google Patents
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- 230000008859 change Effects 0.000 title claims abstract description 171
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000003860 storage Methods 0.000 title abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000008393 encapsulating agent Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 171
- 239000011229 interlayer Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910010037 TiAlN Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012782 phase change material Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000004770 chalcogenides Chemical group 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提供了一种存储节点，具有存储节点的相变存储器件，制造相变存储器件的方法以及操作相变存储器件的方法。相变存储器件包括开关器件和连接到开关器件的存储节点。存储节点包括底部电极，形成在底部电极上的相变层，形成在相变层上的材料层以及围绕材料层形成在相变层上的上部电极。
Description
技术领域
示例性实施例涉及一种存储节点。其它示例性实施例涉及具有存储节点的相变存储器件及其制造和操作方法。
背景技术
相变存储器件可包括具有相变材料层的存储节点以及连接到存储节点的晶体管。
图1是说明在常规相变存储器件中连接到晶体管(未示出)的存储节点结构的示意图。
参考图1，常规相变存储器件中的存储节点包括被第一绝缘夹层10围绕的底部电极12，形成在底部电极12上并被第二绝缘夹层14围绕的底部电极接触层16。在第二绝缘夹层14上可以依次地形成相变层18和上部电极20。
在操作具有图1的存储节点的常规相变存储器件中，如果重置电流(I)施加到相变层18，重置电流(I)从底部电极接触层16流到上部电极20。接触底部电极接触层16的相变层18的一部分A1可以通过重置电流(I)变化到非晶态。如果接触底部电极接触层16的部分A1变化到非晶态，则在读操作中测量的流过相变层18的电流可能小于参考电流。在施加重置电流(I)之后，非晶部分A1的状态可以通过施加设定电流(set current)至相变层18而变化到初始的结晶态。该设定电流可以比重置电流(I)弱。如果设定电流施加到相变层18并且部分A1变化到结晶态，则在读操作中测量的流过相变层18的电流可能大于参考电流。
如上所述，当相变层18的部分A1分别处在非晶态和结晶态时在读操作中测量的电流彼此不同。可以使用测得的电流的不同在相变层18上记录数据1或0。如果在相变层18上记录1，则在相变层18中的部分A1可以为非晶态。如果在相变层18上记录0，则在相变层18的部分A1可以为结晶态。对应于数据1和0的材料状态可以是相反的。
在常规相变存储器件中，上部电极20可以设置(或形成)在相变层18的整个上表面上。如果重置电流(I)施加到相变层18，则重置电流(I)流过连接底部电极接触层16和上部电极20的最短路经。重置电流(I)如在图1的箭头指示的在垂直于底部电极接触层16的方向上向上部电极20流动。
如果施加重置电流(I)，则接触底部电极接触层16的相变层18的部分A1可以主要由于通过重置电流(I)产生的焦耳热变化到非晶态。因为当重置电流(I)流过的路径增加时电阻增加，所以从该路径产生的焦尔热也增加。因为在相同的施加电压下重置电流(I)的路径增加，所以重置电流(I)可能减小。
在常规相变存储器件中，流过相变层18的重置电流(I)从底部电极接触层16向上(即在垂直于相变层18的下表面的方向)流动。重置电流(I)流过将相变层18接触底部电极接触层16的部分连接到相变层18的上表面的最短路经。如上所述，在常规相变存储器件中重置电流(I)流过的路径可以为具有最小电阻的路径，使得在常规相变存储器件中难于减小(或降低)重置电流(I)。
发明内容
示例性实施例涉及一种存储节点。其它实施例涉及具有存储节点的相变存储器件及其制造和操作方法。
根据示例性实施例，提供了一种存储节点，该存储节点包括底部电极、形成在底部电极上的相变层、形成在相变层上的材料层以及围绕材料层形成在相变层上的上部电极。
根据示例性实施例，也提供了一种相变存储器件，该相变存储器件包括开关器件和上述存储节点。存储节点连接到开关器件。
根据示例性实施例，材料层的电导率可低于上部电极的电导率。存储器件可包括形成在底部电极和相变层之间的底部电极接触层。
材料层的宽度可基本等于或大于底部电极接触层的宽度。材料层的宽度可能小于上部电极的宽度。材料层可基于相变层的中心对称。材料层可以为具有比上部电极的电导率低的电导率的绝缘层或导电层。材料层可向下突出而被相变层围绕。绝缘层可以为氧化硅层或氮化物层。
根据示例性实施例，提供了一种形成存储节点的方法，该方法包括在底部电极上形成相变层，在相变层上形成上部电极，在上部电极中形成通过其暴露相变层的孔并且在孔中填充材料层。
根据示例性实施例，提供了一种制造相变存储器件的方法，该相变存储器件包括开关器件和如上所述形成的存储节点。存储节点可以连接到开关器件。
根据示例性实施例，上述方法可以包括在底部电极和相变层之间形成底部电极接触层。
孔可以基于上部电极的中心对称。孔的直径可以基本上等于或大于底部电极接触层的宽度。孔的直径可以小于上部电极的宽度。
根据其它示例性实施例，提供了另一种形成存储节点的方法，该方法包括在底部电极上形成相变层，在相变层的一部分上形成材料层以及在相变层上围绕材料层形成上部电极。
根据其它示例性实施例，提供一种制造具有上述存储节点的相变存储器件的方法。
根据示例性实施例，提供了一种操作包括开关器件和连接到开关器件的存储节点的相变存储器件的方法。该方法可包括保持开关器件的导通状态以及施加工作电压至存储节点。工作电压可为选自包括写电压、读电压以及擦除电压的组中的一个。
附图说明
实施例将通过结合所附附图的以下详细地描述来更清楚地理解。图1-15不代表对在此描述的实施例的限制。
图1为说明在常规相变存储器件中的存储节点的截面图的示意图；
图2为说明根据示例性实施例的相变存储器件的截面图的示意图；
图3为说明图2的相变存储器件中的存储节点的截面图的示意图；
图4至11为说明制造根据示例性实施例的相变存储器件的方法的截面图的示意图；
图12为说明用在测试根据示例性实施例的相变存储器件的工作性能的模拟中的存储节点的平面图的示意图；
图13为说明图12中沿着线13-13’的存储节点的截面图的示意图；
图14为显示根据常规技术的相变存储器件的模拟结果的照片。
图15为显示根据示例性实施例的相变存储器件的模拟结果的照片。
具体实施方式
现在参考其中显示一些示例性实施例的附图更全面地描述不同的示例性实施例。在附图中，为了清晰起见可能会夸大层和区域的厚度。
在此公开了详细的说明性的实施例。然而，在此公开的具体结构和功能细节仅仅代表描述示例性实施例的目的。然而，本发明可以以许多变换形式体现并且不能解释为仅限于在此阐述的示例性实施例。
因而，当示例性实施例能有不同的修改和变换形式时，其实施例通过图中的实例示出并在此详细描述。然而，可以理解没有意在将示例性实施例限定到公开的特定形式，相反地，示例性实施例将覆盖落在本发明范围内的所有的修改，等同特征，以及替换。图的说明通篇使用相同的附图标记代表相同的元件。
应当理解，虽然这里可使用术语第一，第二等可以描述各种元件，但是这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一元件区分开。例如，在不偏离示例性实施例的范围的情况下，第一元件可以称为第二元件，并且，相似地，第二元件能够称为第一元件。如在此使用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
应当理解，当一个元件称为“连接”或“耦合”到另一个元件时，它可以直接地“连接”或“耦合”到其它元件或者可以存在中间元件。相反地，当一个元件称为“直接连接”或“直接耦合”到另一个元件时，则不存在中间元件。其它的用来描述元件之间的关系的词语应以相似的方式解释(例如，“在...之间”对“直接在...之间，”“相邻”对“直接相邻”等)。
在此使用的术语仅仅是为了描述特定实施例，并非示例性实施例的限定。如在此使用的，除非上下文另有明确表述，单数形式“一(a)”、“一(an)”以及“该(the)”均旨在包括复数形式。还需要进一步理解的是，当在此使用术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
应该理解，尽管术语第一，第二，第三等可以在此用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅仅是用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开。因而，在不超出示例性实施例的范围的情况下，以下讨论的第一元件、组件、区域、层或部分能被称为第二元件、组件、区域、层或部分。
为了便于描述，此处可以使用诸如“在...下面(beneath)”、“在...之下(below)”、“下(lower)”、“在...之上(above)”、“上(upper)”等等空间相对性术语以描述如图所示的一个元件或特征与另一个元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的使用或操作中的器件的不同取向的。例如，如果在附图中的器件被翻转，描述为在其它元件或特征“之下”或“下面”的元件将会在其它元件或特征“之上”。因而，例如，术语“在...之下(below)”能包含之上和之下两个方位。器件可以采取其它取向(旋转90度或者在其它的取向观察或参考)并且在此使用的空间相对性术语应该作相应解释。
在此参考截面图来描述示例性实施例，这些图是理想化实施例(和中间结构)的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，示例性实施例不应被解释为仅限于此处示出的区的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的注入区域可以具有圆形或曲线特征和/或在其边缘的梯度(例如注入浓度的)而非从注入区域到非注入区域的突变。同样地，由注入形成的掩埋区可以在掩埋区和通过其发生注入的表面之间的区域产生一些注入。因而，附图所示的区实质上是示意性的，它们的形状并非要展示器件区的精确形状，也并非要限制本发明的范围。
还应注意的是，一些变换的实施方式中，功能/动作可以不按照图中指出的顺序发生。例如，根据涉及的功能和动作，连续显示的两幅图实际上可以基本上同时执行或有时以相反的顺序执行。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有示例性实施例所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
为了更具体地描述示例性实施例，将参考附图详细地描述各个方面。然而，本发明不受限于描述的示例性实施例。
示例性实施例涉及一种存储节点。其它示例性实施例涉及具有存储节点的相变存储器件及其制造和操作方法。
将描述根据示例性实施例的相变存储器件。
参考图2，第一杂质区域42和第二杂质区域44形成在衬底40的有源区上。第一杂质区域42和第二杂质区域44可以以期望的距离彼此隔离。导电杂质(例如，n-型杂质)可以掺入在第一杂质区域42和第二杂质区域44的每一个。第一杂质区域42和第二杂质区域44中的一个可以为源极而另一个区域可以为漏极。栅叠层(GS)可以形成在位于第一杂质区域42和第二杂质区域44之间的衬底40上。可以在栅叠层下形成沟道区46。栅叠层具有包括依次层叠的栅绝缘层48和栅电极50的结构。栅叠层可以包括覆盖栅绝缘层48和栅电极50侧表面的间隙壁(未示出)。第一杂质区域42和第二杂质区域44、沟道区域46以及栅叠层形成晶体管。
第一绝缘夹层52可以形成在衬底上使得覆盖晶体管。暴露第二杂质区域44的第一接触孔h1可以形成在第一绝缘夹层52中。第一接触孔h1可以用导电插塞(conductive plug)54填充。可以在第一绝缘夹层52上形成覆盖导电插塞54的暴露的上表面的底部电极56。底部电极56可以起到底部电极接触层60的焊垫层的功能。
可以在第一绝缘夹层52上形成覆盖底部电极56的第二绝缘夹层58。暴露底部电极56的一部分的第二接触孔h2可以形成在第二绝缘夹层58中。第二接触孔h2可以用底部电极接触层60填充。底部电极56和底部电极接触层60形成存储节点的下叠层(LS)结构。底部电极接触层60可以是TiN层或TaAlN层。第二绝缘夹层58可以由与第一绝缘夹层52相同的材料形成。
可以在第二绝缘夹层58上形成覆盖底部电极接触层60的暴露的上表面的相变层62。相变层62可以是GST层。相变层62可以由不同的相变材料(例如，二元、三元、四元硫属化物及其组合)形成。
绝缘层66可以形成在相变层62的期望的区域上。上部电极64可以围绕绝缘层66形成在相变层62上。上部电极可64可以由TiN形成。绝缘层66可以为氧化物层。氧化物层可以为氧化硅层或不同于氧化硅层的氧化物层。绝缘层66可以是不同类型的绝缘层(例如，氮化物层)。
绝缘层66可以是具有比上部电极64的电导率低的电导率的材料层。绝缘层66可以形成在相变层62对应于底部电极接触层60的一部分上。绝缘层66(或材料层)可以关于上部电极64的中心对称形成。
绝缘层66的宽度W2可以基本上等于或大于底部电极接触层60的宽度W1。绝缘层66的宽度W2可以小于上部电极64的外直径W3。下叠层结构、相变层62以及围绕绝缘层66的上部电极64可以形成用来存储数据的存储节点。
绝缘层66可以向下突出。绝缘层66可以被相变层62围绕。
在具有上述结构的存储节点中，由于绝缘层66，底部电极接触层60和上部电极64之间的距离可以大于常规存储节点(参考图1)的距离。同样，经过底部电极接触层60和上部电极64之间的相变层62的电流I2的路径(path)可增加。由于路径增加，电流I2的路径的电阻增加。
如果在常规存储节点和根据示例性实施例的存储节点的底部电极接触层60和上部电极64之间施加相等的操作电压并且重置电流I2在底部电极接触层60和上部电极64之间流动，则重置电流I2可以小于常规存储节点的重置电流。同样地，电流路径的电阻增加并且热产生量基本上与常规存储节点的热产生量类似。
参考图3，粘合剂层70可以形成在上部电极64和相变层62之间。粘合剂层70可以是用来增加上部电极64和相变层62之间的粘合力的材料层。粘合剂层70可以是Ti层。粘合剂层70形成在上部电极64和相变层62之间。粘合剂层70可以在绝缘层66和相变层62之间延伸。
虽然在图3中没有示出，但是可以在粘合剂层70和相变层62之间形成扩散阻挡层。扩散阻挡层可以阻止形成在相变层62上的叠层结构的杂质扩散到相变层62。
将描述制造根据示例性实施例的相变存储器件的方法。
参考图4，栅叠层(GS)可以形成在衬底40上的有源区域的一部分上。栅叠层可以通过依次层叠栅绝缘层48和栅电极50来形成。可以在栅绝缘层48和栅电极50的侧表面上形成间隙壁。采用栅叠层作为掩膜，与衬底40相反的导电杂质可以离子注入到衬底40的有源区中。第一杂质区域42和第二杂质区域44可以形成在衬底40上并夹置有栅叠层。第一杂质区域42、第二杂质区域44以及栅叠层形成晶体管。晶体管可以是一种类型的开关器件。在栅绝缘层48下的衬底40中的区域可以成为沟道区46。
覆盖晶体管的第一绝缘夹层52可以形成在衬底40上。第一绝缘夹层52可以由介电材料(例如，SiOx或SiOxNy)形成。第一绝缘夹层52可以采用不同的介电材料形成。暴露第二杂质区域44的第一接触孔h1可以形成在第一绝缘夹层52中。可以将导电材料填充在第一接触孔h1中以形成导电插塞54。
参考图5，覆盖导电插塞54的暴露的上表面的底部电极56可以形成在第一绝缘夹层52上。底部电极56可以是TiN电极或TiAlN电极。底部电极56可以是包括金属离子的硅化物电极。金属离子可以是选自包括Ag、Au、Al、Cu、Cr、Co、Ni、Ti、Sb、V、Mo、Ta、Nb、Ru、W、Pt、Pd、Zn、Mg及其组合的组中的一个。覆盖底部电极56的第二绝缘夹层58可以形成在第一绝缘夹层52上。第二绝缘夹层58可以由与第一绝缘夹层52的相同的材料或其它材料形成。暴露底部电极56的上表面的一部分的第二接触孔h2可以形成在第二绝缘夹层58中。第二接触孔h2可以用TiN或TiAlN填充。底部电极接触层60可以形成为接触相变层。
叠层结构(未示出)可以形成在第二绝缘夹层58和底部电极接触层60下面。
参考图6，覆盖底部电极接触层60的上表面的相变层62可以形成在第二绝缘夹层58上。相变层62可以形成为GST层。相变层62可以由本领域公知的任何相变材料形成。相变层62可以由二元、三元、四元硫属化物及其组合形成。上部电极64可以形成在相变层62上。暴露上部电极64的一部分的光敏图形P1可以形成在上部电极64上。上部电极64被暴露的部分可以形成在底部电极接触层60的上方。上部电极64被暴露的部分的宽度Pw可基本上等于或大于底部电极接触层60的宽度W1。上部电极64被暴露的部分可以使用光敏图形P1作为蚀刻掩模来蚀刻。蚀刻可以进行到直到相变层62暴露。
参考图7，可以移除上部电极64被暴露的部分以在上部电极64中形成暴露相变层62的孔h11。孔h11的直径可以基本上等于或大于底部电极接触层60的宽度W1。孔h11的直径可以小于上部电极64的宽度W3。
参考图8，在蚀刻工艺之后，相变层62的孔h11可以用绝缘层66填充。绝缘层66可以为氧化物层或氮化物层。氧化物层可以是氧化硅层或不同于氧化硅层的氧化物层。绝缘层66可以采用具有比上部电极64的电导率低的电导率的材料形成。绝缘层66可以是具有比上部电极64的电导率低的电导率的导电层。绝缘层66可以形成在光敏图形P1上。在形成绝缘层66之后，采用剥离(lift-off)方法移除光敏图形P1以及形成在光敏图形P1上的绝缘层。
参考图9，保留在相变层62的被暴露区域上的绝缘层66。覆盖相变层62的被暴露的部分的绝缘层66厚于上部电极64。在移除光敏图形P1之后，可以抛光绝缘层66的上表面直到绝缘层66的高度成为等于或基本等于上部电极64的高度。可以采用本领域公知的抛光方法(例如化学机械抛光(CMP))进行抛光。
参考图10，在抛光工艺之后，覆盖绝缘层66的光敏图形P2可以形成在上部电极64上。将包括在存储节点中的上部电极64的一部分可以通过光敏图形P2来定义(或确定)。
参考图11，上部电极64和围绕光敏图形P2的相变层62可以利用光敏图形P2作为蚀刻掩模来依次蚀刻。蚀刻可以进行到直到暴露第二绝缘夹层58。可以移除光敏图形P2。参考符号S代表存储节点。
下面将描述操作根据示例性实施例的相变存储器件的方法。图2中的相变存储器件将用来作为实例。
可以在相变层62上对应于孔h11的位置形成绝缘层66。上部电极64可以围绕绝缘层66形成在相变层62上。
可以施加高于阈值电压的电压至栅极50来导通晶体管。工作电压可以施加到上部电极64和底部电极56之间。工作电压可以是用来施加重置电流的电压(例如，写电压)。工作电压可以是用来施加设定电流的电压(例如，擦除电压)。工作电压可以是用来施加在重置电流和设定电流之间的电流的电压(例如，读电压)。
如果工作电压是读电压，则可以测量流经相变层62的电流。测量的电流可以与参考电流对比。如果测量的电流低于参考电流，则相变层62的接触底部电极接触层60的部分在非晶态并且数据1记录在相变存储器件中。如果测量的电流高于参考电流，则在相变层62中没有非晶区域并且数据0记录在相变存储器件中。采用与上述相反的方法，可以对记录在相变存储器件中的数据1或0进行确定。
下面，将描述在常规相变存储器件和根据示例性实施例的相变存储器件上进行的模拟测试以及相应的结果。
当上部电极64形成在与底部电极接触层60的对角线的方向时，模拟测试确定了相变层62的重置电流和温度分布。
在以下模拟中，使用具有图12的结构的相变存储器件并且使用具有图1的存储节点结构的常规相变存储器件作为比较例。
图12是说明在根据示例性实施例的相变存储器件中的存储节点的平面图的示意图。
在图13中，图12的存储节点沿线13-13’剖取。定位存储节点的截面使得上部电极64面对右侧并且显示截面的上部分。如果图13的存储节点从箭头方向观察，存储节点如图12所示。在图12中，为了参考显示底部电极接触层60。
参考图12和13，相变层62可以为圆柱。上部电极64可以形成为环形。绝缘层66可以形成为具有与在相变存储器件的存储节点中的上部电极64相同或基本相同的厚度的类似圆盘。相比较的存储节点具有相似的结构。
在根据示例性实施例的相变存储器件中，相变层62可以为GST层，底部电极接触层60可以为TiAlN层，绝缘层66可以为SiO2层以及上部电极64可以为TiAlN层。上部电极64的内直径(例如绝缘层66的直径(W2))可以为150nm。相变层62的直径(W3)可以为250nm以及底部电极接触层60的直径可以为50nm。
在图14和15中，相同的电压施加到根据示例性实施例的相变存储器件以及相比较的相变存储器件，使得重置电流流过相变层。测量流过相变层的重置电流。当重置电流流过时，测量相变层的温度分布。
图14是显示根据常规技术的相变存储器件的模拟结果的照片。图15是显示根据示例性实施例的相变存储器件的模拟结果的照片。
参考图14和图15，如果施加重置电流，接触底部电极接触层的相变层的区域的温度增加使得该区域变化到非晶态。
相比较的相变存储器件的重置电流是2.58mA。根据示例性实施例的相变存储器件的重置电流是2.3mA。根据示例性实施例的本相变存储器件的重置电流小于相比较的相变存储器件的重置电流。
在根据示例性实施例的相变存储器件的存储节点中的上部电极与底部电极接触层对角地设置。上部电极和底部电极接触层不设置在相同或基本相同的垂直线上。上部电极和底部电极接触层之间的距离变得比上部电极和底部电极接触层设置在相同的垂直线上的距离大。形成在上部电极和底部电极接触层之间的路径增加，电流通过该路径流经相变层。
如上所述，因为通过在相变存储器件中的相变层的电流路径增加，所以路径的电阻增加。相同的工作电压可以施加到根据示例性实施例的相变存储器件以及常规相变存储器件，然而，供应到根据示例性实施例的相变层的重置电流低于常规相变存储器件的重置电流。
在根据示例性实施例的相变存储器件中，重置电流可以降低并且相变存储器件的集成度(integrity)可以增加。因为绝缘层形成在底部电极接触层上方，所以向相变层的编程区(program region)(例如，接触底部电极接触层的非晶区)的不期望的热传输可以不激活。这样，编程区的性能不会意外地改变。
前述是示例性实施例的说明并且不能解释为其限制。虽然已经描述了一些示例性实施例，但是本领域的技术人员应容易地理解，在实质上不偏离新颖教导和优点的情况下，示例性实施例的许多修改是可能的。因而，所有这样的修改意在包括权利要求所限定的本发明的范围内。在权利要求中，装置加功能的说法意在覆盖在此描述的执行所述功能的结构，并且不仅包括有关结构的等效物而且包括等效的结构。因而，应该理解前述是不同的示例性实施例的说明并且不能解释为限于在此公开的具体实施例，以及对公开的实施例以及其它实施例的修改意在包括在所附权利要求的范围内。
Claims (23)
1.一种存储节点，包括：
底部电极上的相变层；
该相变层上的材料层；以及
该相变层上围绕该材料层的上部电极。
2.一种相变存储器件，包括：
开关器件；以及
连接到该开关器件的根据权利要求1的存储节点。
3.如权利要求2所述的相变存储器件，其中该材料层的电导率小于该上部电极的电导率。
4.如权利要求2所述的相变存储器件，还包括在该底部电极和该相变层之间的底部电极接触层。
5.如权利要求4所述的相变存储器件，其中该材料层的宽度等于或大于该底部电极接触层的宽度，并且该材料层的宽度小于该上部电极的宽度。
6.如权利要求5所述的相变存储器件，其中该材料层基于该相变层的中心对称。
7.如权利要求2所述的相变存储器件，其中该材料层为具有比该上部电极的电导率低的电导率的绝缘层或导电层。
8.如权利要求7所述的相变存储器件，其中该绝缘层是氧化硅层或氮化物层。
9.如权利要求2所述的相变存储器件，其中该材料层向下突出并且被该相变层围绕。
10.如权利要求9所述的相变存储器件，其中该材料层为具有比该上部电极的电导率低的电导率的绝缘层或导电层。
11.一种根据权利要求2的相变存储器件的操作方法，包括：
保持该开关器件的导通状态；以及
施加工作电压至该存储节点。
12.如权利要求11所述的方法，其中该工作电压是选自包括写电压、读电压和擦除电压的组中的一个。
13.一种形成存储节点的方法，包括：
在底部电极上形成相变层；
在该相变层上形成上部电极；
通过形成在该上部电极中的孔暴露该相变层；以及
在该孔中填充材料层。
14.一种制造相变存储器件的方法，包括：
形成开关器件；以及
将根据权利要求13形成的存储节点连接到该开关器件。
15.如权利要求14所述的方法，其中该孔基于该上部电极的中心对称。
16.如权利要求14所述的方法，其中该材料层为具有比该上部电极的电导率低的电导率的绝缘层或导电层。
17.如权利要求16所述的方法，其中该绝缘层是氧化硅层或氮化物层。
18.如权利要求14所述的方法，还包括：
在该底部电极和该相变层之间形成底部电极接触层。
19.如权利要求18所述的方法，其中该孔的直径等于或大于该底部电极接触层的宽度，并且该孔的直径小于该上部电极的宽度。
20.一种形成存储节点的方法，包括：
在底部电极上形成相变层；
在该相变层的一部分上形成材料层；以及
在该相变层上围绕该材料层形成上部电极。
21.一种制造相变存储器件的方法，包括：
形成开关器件；以及
将根据权利要求20形成的存储节点连接到该开关器件。
22.如权利要求21所述的方法，其中该材料层基于该上部电极的中心对称。
23.如权利要求21所述的方法，其中该材料层为具有比该上部电极的电导率低的电导率的绝缘层或导电层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR135545/06 | 2006-12-27 | ||
| KR1020060135545A KR20080060918A (ko) | 2006-12-27 | 2006-12-27 | 상변화 메모리 소자와 그 제조 및 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101290969A true CN101290969A (zh) | 2008-10-22 |
Family
ID=39640348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007101857962A Pending CN101290969A (zh) | 2006-12-27 | 2007-12-27 | 存储节点及其制造方法,相变存储器件及其制造和操作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20080173859A1 (zh) |
| JP (1) | JP2008166807A (zh) |
| KR (1) | KR20080060918A (zh) |
| CN (1) | CN101290969A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103456882A (zh) * | 2012-06-01 | 2013-12-18 | 三星电子株式会社 | 相变存储器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20110002161A1 (en) * | 2009-07-06 | 2011-01-06 | Seagate Technology Llc | Phase change memory cell with selecting element |
| US9230611B2 (en) | 2011-11-04 | 2016-01-05 | Hewlett Packard Enterprise Development Lp | Structure of a switching device in an array |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296716A (en) * | 1991-01-18 | 1994-03-22 | Energy Conversion Devices, Inc. | Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom |
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-
2006
- 2006-12-27 KR KR1020060135545A patent/KR20080060918A/ko not_active Application Discontinuation
-
2007
- 2007-12-17 US US12/000,716 patent/US20080173859A1/en not_active Abandoned
- 2007-12-27 JP JP2007337755A patent/JP2008166807A/ja active Pending
- 2007-12-27 CN CNA2007101857962A patent/CN101290969A/zh active Pending
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| CN103456882A (zh) * | 2012-06-01 | 2013-12-18 | 三星电子株式会社 | 相变存储器件及其制造方法 |
| CN103456882B (zh) * | 2012-06-01 | 2017-12-22 | 三星电子株式会社 | 相变存储器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080060918A (ko) | 2008-07-02 |
| US20080173859A1 (en) | 2008-07-24 |
| JP2008166807A (ja) | 2008-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20081022 |