CN101026107A - 晶圆级封装的凸块制造方法 - Google Patents

晶圆级封装的凸块制造方法 Download PDF

Info

Publication number
CN101026107A
CN101026107A CNA2006100550280A CN200610055028A CN101026107A CN 101026107 A CN101026107 A CN 101026107A CN A2006100550280 A CNA2006100550280 A CN A2006100550280A CN 200610055028 A CN200610055028 A CN 200610055028A CN 101026107 A CN101026107 A CN 101026107A
Authority
CN
China
Prior art keywords
wafer
conductive layer
those
layer
level packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100550280A
Other languages
English (en)
Inventor
蔡骐隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CNA2006100550280A priority Critical patent/CN101026107A/zh
Publication of CN101026107A publication Critical patent/CN101026107A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种晶圆级封装的凸块制造方法，其包括如下步骤：提供晶圆，晶圆上具有多个焊垫和露出焊垫的保护层，其中焊垫之间的保护层可包含切割道以供封装制程完成后分割芯片使用；在晶圆上形成导电层，该导电层与焊垫电性连接并填入切割道；在导电层上形成光阻层：图案化光阻层以在焊垫上方形成露出导电层的开口，并于焊垫以外的区域形成未露出导电层的开口；以及在焊垫上方的开口中形成凸块以连接导电层。因为在焊垫以外的区域形成未全开的开口，使得后续两侧开口填充焊料形成凸块时所产生的应力拥有了舒解的空间，故可避免晶圆受力挠曲甚而破损，因此可达到提高芯片封装制程的可靠性进而提高良率的功效。

Description

晶圆级封装的凸块制造方法
【技术领域】
本发明关于一种芯片封装制程，特别是关于一种晶圆级封装的凸块制造方法。
【背景技术】
在高度信息化的今天，集成电路的市场前景越来越广阔，相应的，集成电路设计、芯片制造和集成电路封装产业都迅猛发展。在我国，集成电路封装业已成为集成电路产业的重要经济增长点。为了满足集成电路组件高速处理化、多功能化、集成化、小型轻量化以及低价化等多方面的需求，集成电路封装技术也需跟着朝向微型化、高密度化发展。目前常用的集成电路封装技术包括有球格阵列式封装(Ball Grid Array，BGA)、芯片尺寸封装(Chip-Scale Package，CSP)及多芯片模块(Multi-Chip Module，MCM)。在集成电路封装技术中，集成电路封装密度指的是单位面积所含有针脚(pin)数目的多少程度，对于高密度集成电路封装而言，缩短配线的长度有助于提高信号传递速度，因此凸块的应用已逐渐成为高密度封装的主流。
请参照图1A至1H所示，图1A至1H显示了传统芯片封装制程中凸块的制造过程。首先，提供一晶圆100，此晶圆上配置有多个焊垫(pad)101a，101b以及用以保护晶圆100的保护层103，而焊垫101a与焊垫101b之间可能含有切割道105供芯片封装完成后分割芯片。接着，在晶圆100上形成球底金属层(Under Bump Metallurgy，UBM)107，以作为后续所形成的凸块(bump)与焊垫的接合界面。在形成球底金属层107后，形成光阻109于晶圆100上，此光阻109例如为干膜光阻，光阻109在与焊垫101a，101b对应的位置形成多个开口111a，111b，以提供后续凸块的形成位置。接着在开口111a，111b处进行电镀焊料、去除光阻109和不必要的球底金属层107以及回焊(reflow)等步骤之后便可于基材上形成多个凸块113a，113b。
然而，值得注意的是在上述电镀焊料至开口的步骤中，来自焊料的应力对两侧干膜光阻层挤压常会造成晶圆挠曲，甚而会导致晶圆有破损。因此便会大大降低芯片封装制程的可靠性及其良率。
【发明内容】
鉴于以上的问题，本发明主要提供一种晶圆级封装的凸块制造方法，藉由在焊垫以外区域的光阻层形成不全开的开口，来舒解两侧因焊料产生的应力，从而提高芯片封装制程的可靠性、增加良率。
为实现上述目的之一，本发明采用如下技术方案：本发明提供一种晶圆级封装的凸块制造方法。首先提供一晶圆，在晶圆上形成若干条切割道和保护层，其中切割道之间定义了若干个区域，每一区域包含若干个焊垫，而该保护层配置于每一该区域上，露出该些焊垫；然后在晶圆上形成导电层，该导电层与焊垫电性连接并填入切割道；接着在导电层上形成光阻层；再者图案化光阻层，于焊垫上方形成若干个露出导电层的开口，并于焊垫以外的区域形成若干个未露出导电层的开口；最后在焊垫上方的开口处形成若干个凸块以连接导电层。
上述于焊垫以外的区域形成若干个未露出导电层的开口的步骤可利用雷射、可加热刀具切割、控制曝光量或两次曝光显影的方式来进行。
与现有技术相比，本发明的优点在于：在光阻层形成开口的步骤中，在焊垫以外的区域形成未全开的开口，使得后续两侧开口填充焊料形成焊料凸块时所产生的应力拥有了舒解的空间，故可避免晶圆受力挠曲甚而破损，因此可达到提高芯片封装制程的可靠性进而提高良率的功效。
以下在实施方式中详细叙述本发明的详细特征和优点，其内容足以使任何熟习相关技艺的本领域人员了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何本领域普通技术人员均可轻易地理解本发明相关的目的和优点。
【附图说明】
图1A至1H为传统芯片封装制程中凸块的制造流程示意图；及
图2A至2H为本发明晶圆级封装中凸块制造方法的一较佳实施例的制造流程示意图，图2A至2H分别示意制造过程中不同阶段的产物。
【具体实施方式】
为使对本发明的目的、构造、特征以及功能有进一步的了解，下面结合具体实施例详细说明。
图2A至2H为本发明晶圆级封装中凸块制造方法一较佳实施例的制造流程示意图。
首先请参照图2A所示，提供一晶圆200，晶圆200上配置有多个焊垫201a，201b和保护层203。其中保护层203配置于晶圆200的表面，用以保护晶圆200表面并曝露所述多个焊垫201a，201b。另外焊垫201a与焊垫201b之间的保护层203上形成有切割道205，以供后续分割芯片时使用。
上述晶圆200可为印刷电路板或其它封装可用的承载板。
上述保护层203的材料可以包含氮化物(nitride)、氮化硅(siliconnitride)、磷硅玻璃(phosphosilicate glass，PSG)或氧化硅(siliconoxide)。
然后请参照图2B所示，在晶圆200的焊垫201a，201b上形成一导电层207，该导电层207同时填入切割道205中。该导电层207可由电镀方式形成，其材料举例来说可包括钛、钛钨合金、铝、镍钒、镍、铜或铬，或为钛/镍-钒合金/铜或铝/镍-钒合金/铜的三层结构，或为钛/铜合金的二层结构，也可为铝/钛/镍-钒合金/铜的四层结构。
再请参照图2C所示，在晶圆200的上表面形成一光阻层209，其覆盖导电层207。该光阻层209例如可以为一干膜光阻层。
接着请参照图2D所示，图案化该光阻层209，在对应焊垫201a，201b处形成曝露出下方导电层207的开口211a，211b，以及在焊垫201a，201b以外的区域形成至少一个未露出该导电层的开口211c。在本较佳实施例的说明和图示中，仅以对应于切割道205处的开口211c为例，但此并非用以限制本发明。
开口211c的形成方式举例来说可使用雷射或可加热的刀具切割制成，或是利用控制曝光量的方式，使开口211c的深度较浅，另外也可使用二次曝光显影的方式，在第一次曝光显影时，在对应焊垫201a，201b处以及焊垫以外的区域皆形成未露出下方导电层的开口，而在第二次曝光显影时，再针对对应焊垫201a，201b处的开口使其全开露出下方的导电层。
继续参照图2E所示，将焊料填充于焊垫201a，201b上方的开口211a，211b中以形成焊料凸块213a，213b。填充焊料的方法举例来说可为电镀制程。该焊料例如包含锡-铅金属。
再参照图2F至2H所示，去除光阻层209，并以焊料凸块213a，213b作为屏蔽去除不必要的导电层，最后进行回焊制程以使焊料凸块213a，213b形成球样并固接于导电层207上。
综上所述，因在光阻层形成开口的步骤中，在焊垫以外的区域形成未全开的开口，使得后续两侧开口填充焊料形成焊料凸块时所产生的应力拥有了舒解的空间，故可避免晶圆受力挠曲甚而破损，因此可达到提高芯片封装制程的可靠性进而提高良率的功效。
虽然本发明以前述的实施例揭露如上，但其并非用以限定本发明。在不脱离本发明的精神和范围内，本领域的普通技术人员可以对本发明进行各种改动。倘若对本发明的修改属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动在内。

Claims (10)

1.一种晶圆级封装的凸块制造方法，包括：提供一晶圆，于该晶圆上形成若干条切割道及一保护层，于该些切割道之间定义出若干个区域，每一区域包含若干焊垫，而该保护层配置于每一区域上，露出所述若干个焊垫；在晶圆上形成一导电层，该导电层与该些焊垫电性连接并填入该些切割道；以及在导电层上形成一光阻层；其特征在于：该方法在形成光阻层之后还包括：
图案化该光阻层，于该些焊垫上方形成若干个露出导电层的开口，并于焊垫以外的区域形成至少一未露出导电层的开口；以及在所述若干焊垫的上方开口处形成若干个凸块以连接导电层。
2.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述图案化光阻层的步骤包括：
利用一第一曝光量曝光显影该些焊垫上方的光阻层；以及
利用一第二曝光量曝光显影该些焊垫以外的区域上方的光阻层，其中该第二曝光量小于该第一曝光量。
3.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述图案化光阳层的步骤包括：
利用一第一曝光显影程序形成若干个未露出该导电层的开口；以及
利用一第二曝光显影程序于该些焊垫上方形成若干个露出该导电层的开口。
4.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述于焊垫以外区域上方形成若干个未露出导电层的开口的步骤采用雷射或刀具切割。
5.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述形成凸块的步骤包括：
填充焊料于该些焊垫上方开口以连接导电层；以及
去除光阻层以使该些焊料形成该些凸块。
6.如权利要求5所述的晶圆级封装的凸块制造方法，其特征在于：所述形成凸块的步骤后还包括：
去除未被该些凸块遮盖的导电层；以及
回焊该些凸块。
7.如权利要求5所述的晶圆级封装的凸块制造方法，其特征在于：所述填充焊料的步骤采用电镀方法。
8.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述形成保护层的步骤中，该保护层的材料包含氮化物。
9.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述形成保护层的步骤中，该保护层的材料包含氧化硅。
10.如权利要求1所述的晶圆级封装的凸块制造方法，其特征在于：所述形成导电层的步骤中，该导电层的材质选自于由钛、钛钨合金、铝、镍钒、镍、铜及铬及该些的组合所组成的族群中的其中之一。
CNA2006100550280A 2006-02-24 2006-02-24 晶圆级封装的凸块制造方法 Pending CN101026107A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNA2006100550280A CN101026107A (zh) 2006-02-24 2006-02-24 晶圆级封装的凸块制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA2006100550280A CN101026107A (zh) 2006-02-24 2006-02-24 晶圆级封装的凸块制造方法

Publications (1)

Publication Number Publication Date
CN101026107A true CN101026107A (zh) 2007-08-29

Family

ID=38744233

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100550280A Pending CN101026107A (zh) 2006-02-24 2006-02-24 晶圆级封装的凸块制造方法

Country Status (1)

Country Link
CN (1) CN101026107A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122624A (zh) * 2011-02-01 2011-07-13 南通富士通微电子股份有限公司 晶圆封装方法
CN102479750A (zh) * 2010-11-29 2012-05-30 中国科学院微电子研究所 一种化学机械平坦化的方法
CN103137567A (zh) * 2011-11-30 2013-06-05 和舰科技(苏州)有限公司 一种减轻晶圆切割应力破坏的晶圆结构及版图设计方法
CN103922267A (zh) * 2013-01-10 2014-07-16 深迪半导体(上海)有限公司 一种基于mems的惯性传感器生产及晶圆级封装工艺
CN108962764A (zh) * 2017-05-22 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479750A (zh) * 2010-11-29 2012-05-30 中国科学院微电子研究所 一种化学机械平坦化的方法
CN102479750B (zh) * 2010-11-29 2015-12-16 中国科学院微电子研究所 一种化学机械平坦化的方法
CN102122624A (zh) * 2011-02-01 2011-07-13 南通富士通微电子股份有限公司 晶圆封装方法
CN102122624B (zh) * 2011-02-01 2013-02-13 南通富士通微电子股份有限公司 晶圆封装方法
CN103137567A (zh) * 2011-11-30 2013-06-05 和舰科技(苏州)有限公司 一种减轻晶圆切割应力破坏的晶圆结构及版图设计方法
CN103922267A (zh) * 2013-01-10 2014-07-16 深迪半导体(上海)有限公司 一种基于mems的惯性传感器生产及晶圆级封装工艺
CN108962764A (zh) * 2017-05-22 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构
US11335648B2 (en) 2017-05-22 2022-05-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor chip fabrication and packaging methods thereof

Similar Documents

Publication Publication Date Title
US6545366B2 (en) Multiple chip package semiconductor device
US6740980B2 (en) Semiconductor device
DE69627565T2 (de) Verpacken von Multi-Chip-Modulen ohne Drahtverbindung
US6784087B2 (en) Method of fabricating cylindrical bonding structure
US7436074B2 (en) Chip package without core and stacked chip package structure thereof
US5898223A (en) Chip-on-chip IC packages
CN101859752B (zh) 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法
CN110197793A (zh) 一种芯片及封装方法
US20060035409A1 (en) Methods and apparatuses for providing stacked-die devices
CN103745931B (zh) 引线框架和封装结构的形成方法
CN102376687A (zh) 半导体元件封装结构及其制造方法
CN101197356A (zh) 多芯片封装结构与其形成方法
KR20050013773A (ko) Ｓｍｄ 및 ｎｓｍｄ 복합형 솔더볼 랜드 구조를 가지는ｂｇａ 반도체 패키지
CN101282622B (zh) 电路板及其制造方法
CN101026107A (zh) 晶圆级封装的凸块制造方法
CN101859733B (zh) 半导体封装构造、半导体封装构造用载板及其制造方法
CN102088013A (zh) 具有晶粒埋入式以及双面覆盖重增层之基板结构及其方法
CN105244339B (zh) 影像传感芯片的封装方法以及封装结构
CN100481420C (zh) 堆叠型芯片封装结构、芯片封装体及其制造方法
CN101510515B (zh) 线路板及其制作方法及芯片封装结构
CN101504919A (zh) 半导体的封装结构和封装方法
US20090014896A1 (en) Flip-chip package structure, and the substrate and the chip thereof
CN101320719A (zh) 线路载板及其制作方法
JP2002012997A (ja) 集積回路基板の柱状突起植付け方法
CN100490103C (zh) 基板焊罩层制造方法及其结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20070829