CN100589240C - 一次可编程存储器的结构及其制造方法 - Google Patents
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Abstract
本发明提出了一种一次可编程存储器及其制造方法，上述制造方法至少包括以下步骤：步骤1，提供衬底，在上述衬底上形成隔离有源区的场区和阱，在有源区上方形成栅介质层，在栅介质层上形成多晶硅，从而形成多晶硅栅极，采用离子植入工艺植入形成MOS晶体管源极/漏极所需要的至少一种杂质，而后在多晶硅栅极侧面形成至少一个多晶硅侧壁电介质；步骤2，暴露出MOS电容区域，在MOS电容区域再采用离子植入工艺植入与所在的阱反型的杂质，上述杂质与阱形成PN结并覆盖上述至少一种杂质。本发明与现有技术相比，可以解决现有技术中的误存储误读出以及晶体管栅介质易击穿的缺点，还可以缩小OTP存储器的面积。
Description
技术领域
本发明涉及可编程存储器(Programmable Read Only Memory，PROM)，特别涉及一次可编程存储器(one-time programmable Read Only Memory，OTP-ROM)的制造方法。
背景技术
OTP存储器是一种非易失存储器，其特点是一次编程存储信息，即使断电也能长久保存。其种类很多，目前的集成电路以CMOS工艺为主，要求OTP-ROM能与CMOS标准工艺兼容。一个较早的与CMOS标准工艺兼容的例子由专利号为5943264美国专利的提出，由一个NMOS晶体管和一个PN结串联构成OTP存储元件，如图1a所示，选择管NMOS晶体管的源端和PN结的P端相连，选择管的栅极连接字线(word line，WL)182，选择管的漏极连接位线(bit line，BL)181，PN结的N端接地。编程时，字线182接高电位选通，位线181上加较高的电压，大电流将PN结击穿。击穿后可以近似认为是一个电阻，当字线182接高电位选通，位线181上加低于二极管开启电压的读出电压时会有较大电流通过，可认为是存储单元存储了“1”(或“0”)。仅有字线182接高电位选通或仅有位线181上加较高的电压时，PN结不会被击穿，再在位线181上加低于二极管开启电压的读出电压时电流很小，被认为是存储“0”(或“1”)。但这种存储器需要较高的击穿电流和电压，而且击穿过程会出现负阻效应(snap-back)，有可能损坏选择管的栅介质层。另外，必须将PN二极管做在N阱中，占用面积大。
专利号为6,822,888的美国专利提出一种改进的OTP存储结构，回避了上述结构的缺点。它是用一个较厚栅介质的NMOS晶体管和薄栅介质的MOS电容串联，如图1b所示。该存储器包括衬底硅片10，场区11，选择管NMOS晶体管的P阱12，厚栅介质131，薄栅介质132，NMOS晶体管多晶硅栅(poly)电极141，MOS电容多晶硅栅电极142，NMOS晶体管源漏N+区15。当选择管NMOS管的源端接地，栅极(连接字线)接高电位选通后，MOS电容栅极(连接位线)加较高的电压，MOS电容多晶硅栅极与N+之间区域的氧化层142-15的薄栅介质就会击穿，击穿后可以近似认为是一个电阻，位线191和NMOS晶体管的源极可由连接字线192的栅极控制导通，存储了“1”信息。没有击穿的MOS电容无法导通电流，被认为是记录“0”信息。但这种结构存在二个缺点，一个是MOS电容栅极加高电压时，即使选择管没有选通的情况下，薄栅介质击穿也可能发生在MOS电容多晶硅栅和P型硅之间区域142-12。这是因为实际上多晶硅栅蚀刻后为了保证栅介质可靠性需要实施一步快速热氧化，如图1c所示，多晶硅边缘下的氧化层142-15较厚，比多晶硅栅和P型硅之间区域142-12的薄栅介质耐击穿。这就容易出现错误存储或者错误读出(因为位线加电压时即使字线不选通MOS电容的栅介质也可能会击穿以及有漏向硅衬底的电流)。上述发明也提出另一种选择方式，如图1d所示，形成栅介质的热氧化前在MOS电容下的硅衬底上形成N+区121，PN结保护使MOS电容栅介质142-121击穿后不会有漏电流向硅衬底。但这会带来新的问题，N+会增加MOS电容栅介质142-121在氧化时的氧化速率，使MOS电容栅介质142-121厚度增加，击穿电压提高。这种情况下为了击穿MOS电容栅介质必须提高位线电压，但当MOS电容栅介质142-121击穿后选择管的栅漏之间电压会升高，这又可能会导致选择管栅介质击穿失效。另外，它们还都存在一个缺点，即由于这类OTP结构的MOS电容用薄栅氧化层，而NMOS晶体管必须用厚栅氧化层，出于掩模版对准和蚀刻工艺误差考虑，设计规则要求它们之间边界和MOS电容以及MOS选择管多晶硅栅极的距离必须足够大。例如对于0.13-0.25umCMOS工艺一般都为0.4um，即MOS电容和MOS选择管多晶硅栅距离最小为0.8um，这导致整个存储器占用面积较大。
发明内容
鉴于现有技术的以上缺点，本发明提出了一种改进的OTP存储器及其制造方法，以解决误存储误读出以及选择管栅介质易击穿的缺点，并缩小OTP存储器的面积。
本发明提出的OTP存储器的制造方法包括以下步骤：
步骤1，提供衬底，在上述衬底上形成隔离有源区的场区和阱，在有源区上方形成栅介质层，在栅介质层上形成多晶硅，从而形成多晶硅栅极，采用离子植入工艺植入形成MOS晶体管源极/漏极所需要的至少一种杂质，而后在多晶硅栅极侧面形成至少一个多晶硅侧壁电介质；
步骤2，暴露出MOS电容区域，在MOS电容区域再采用离子植入工艺植入与所在的阱反型的杂质，上述杂质与阱形成PN结并覆盖上述至少一种杂质。
上述阱为N阱时，上述杂质为P型杂质；上述阱为P阱时，上述杂质为N型杂质。
所述步骤2中植入的杂质为能量是300-800keV的砷离子或能量是150-500keV的磷离子。
所述步骤2中，通过覆盖光阻膜后的光刻显影技术暴露出MOS电容区域。
所述步骤1中，通过蚀刻形成多晶硅栅极，上述多晶硅栅极至少包括MOS晶体管的多晶硅栅极和MOS电容区域的多晶硅栅极。
本发明还提供了一种OTP存储器，包括衬底，在上述衬底上形成的隔离有源区的场区和阱，在有源区的上方形成有栅介质层、多晶硅，在阱中植入有MOS晶体管源极/漏极需要的至少一种杂质，MOS电容区域还植入有覆盖上述至少一种杂质的一部分的、与所在的阱反型的杂质，用作形成PN结。
上述阱为N阱时，上述杂质为P型杂质；上述阱为P阱时，上述杂质为N型杂质。
MOS电容区域植入的杂质可以包括能量是300-800keV的砷离子或能量是150-500keV的磷离子。
上述栅介质层可以通过沉积或氧化生长的方法形成。
本发明与现有技术相比，其可以解决现有技术中的误存储误读出以及晶体管栅介质易击穿的缺点，还可以缩小OTP存储器的面积。其有益效果包括，1、MOS电容栅介质下面的PN结克服了误存储误读出的缺点；2、MOS电容的栅介质内掺入的杂质可以降低它的击穿电压，即存储时位线的工作电压，可以通过调节植入杂质的能量和剂量合理控制，从而回避了MOS晶体管的栅介质被击穿的可能；3、MOS晶体管和MOS电容都用同一种厚度的栅介质，这可以缩小它们多晶硅栅极距离，例如对于0.13umCMOS标准工艺可以为0.22um，对于0.18umCMOS标准工艺可以为0.3um，而且晶体管的长度也可以用最小尺寸。
附图说明
图1a为现有技术中OTP存储器的电路。
图1b-1d为现有技术中另一种OTP存储器的结构。
图2a-2d分别为本发明一较佳实施例的OTP存储器的制造步骤示意图。
图3a-3b为本发明一较佳实施例的OTP存储器的等效电路图。
图4为本发明另一较佳实施例的OTP存储器的结构。
具体实施方式
下面结合附图和具体实施例对本发明作进一步地介绍，但不作为对本发明的限定。
本发明将OTP存储器的MOS晶体管和MOS电容都采用标准CMOS工艺做在同一N阱或P阱里且使用同一种厚度的栅介质，但在多晶硅的侧壁电介质(spacer)形成后在MOS电容器区域对MOS电容器增加一步与阱反型杂质的植入，植入的离子穿过栅介质与下面阱形成PN结而且覆盖MOS晶体管的部分漏极。
本发明一较佳实施例的OTP存储器的制造步骤如图2a-2d所示，包括：
步骤1，采用硅片材料作为衬底20，其可以为P型或N型，或是在其上方外延一定厚度的硅薄膜，或采用绝缘体上的硅(Silicon on Insulator，简称SOI)材料或蓝宝石上的硅(Silicon on Sapphire，简称SOS)材料上形成硅薄膜的材料，在该实施例中，采用低电阻率(小于5ohm.cm)的P型硅片衬底，在上述衬底20上形成隔离有源区2的场区21和阱22，其中利用局部氧化技术或浅槽隔离技术在衬底20的表面形成场区21，实施阱注入，形成隔离场区21和NMOS晶体管的P阱22，结构如图2a所示。其中，NMOS晶体管是选择管；P阱注入条件可以与其他晶体管的隔离要求相同，以便在制造工艺中节约掩模板；也可以与其他晶体管的隔离要求不同，在其他步骤中完成标准CMOS工艺的包括多种P阱和N阱的其他阱隔离。
步骤2，在上述有源区2上形成MOS器件的栅介质23，其可以通过沉积或氧化生长形成，其可以是二氧化硅，也可以是其他任何合适的方式形成的栅介质；在栅介质23上形成多晶硅薄膜，蚀刻出NMOS晶体管的多晶硅栅极241和MOS电容的多晶硅栅极242和其他半导体器件的多晶硅栅极。
步骤3，采用自对准或其他合适的方法植入轻掺杂的NMOS晶体管的源极/漏极所需要的N-型杂质，形成轻掺杂区25。该步骤可以在此步骤中单独实施，也可以与其他晶体管同步植入以便节约光罩掩膜板。
步骤4，采用正常的亚微米晶体管工艺中的沉积和回蚀刻方法，或者其他任意合适的方法，在多晶硅栅极241、242的侧壁形成电介质26，如图2c所示，该电介质26的宽度可以是700-1200A，材料可以是二氧化硅SiO2，也可以是SiO2和SiN的复合层结构，当然，只要能够达到本发明的目的，其也可以是任意合适的形状和材料。
步骤5，采用自对准或其他合适的方法再次植入NMOS晶体管的源极/漏极所需要的N+型杂质，形成掺杂区27。该步骤可以在此步骤中单独实施，也可以与其他晶体管同步植入以便节约光罩掩膜板。
步骤6，覆盖光阻膜，对OTP存储器进行光刻和显影，暴露出MOS电容区域，植入N型杂质，形成掺杂区28，其穿过栅介质23使得这部分栅介质起变化，成为栅介质231，在P阱内与P阱形成PN结，并覆盖部分N+型杂质27。其中N型杂质28可以采用高能量植入的杂质离子，例如是300-800keV的砷离子或者150-500keV的磷离子，尽管MOS电容栅介质231和选择管栅介质23厚度一样，但由于高能量植入的离子的损伤和杂质掺入，栅介质231比栅介质23的击穿电压小，离子的剂量越大、能量越高、质量越重，则击穿电压的差异越大。较佳的，可以根据OTP存储器的芯片电路设计的要求来调节植入的离子的剂量、能量和种类，也可以增加金属离子的植入来调节栅介质231的击穿电压。N型杂质掺杂区28与P阱形成的PN结的主要作用是保证栅介质231被击穿后不向P阱漏电，N型杂质掺杂区28覆盖部分N+型杂质掺杂区27的主要作用是保证MOS电容器区域的底部N型区域与MOS晶体管的漏极的N型区域良好接触。
步骤7，植入其他器件所需要的离子，进行杂质激活，金属化，互连等其他CMOS工艺所需要的步骤，此处并非本发明的要点，在此不进行详述。
本发明的等效电路如图3a和图3b所示，MOS电容31的栅极连接存储器阵列的0V公共端，二极管33的P端也连接存储器阵列的0V公共端，NMOS晶体管32的栅极连接存储器阵列的字线(WL)382，NMOS晶体管32的源极连接存储器阵列的位线(BL)381。如果在写入信息时位线381接入的电压大于MOS电容31的栅介质的击穿电压，小于NMOS晶体管32的栅介质的击穿电压，字线382接电源工作电压Vcc，节点34的电压则会接近于位线381的电压，使得MOS电容31的栅介质被击穿，MOS电容31击穿后是不能再恢复的，等效为电阻35，如图3b所示，被认为永久存储了信息“1”；读出信息时，位线381和字线382都接有电压Vcc，位线381上可以读出电流，读出信息“1”。如果在写入信息时仅有位线381上接高电压而字线为0V时，则节点34浮空，MOS电容的栅介质不会被击穿，认为存储了信息“0”；读出信息时，位线381和字线382都接有电压Vcc，但由于串连在晶体管的漏极的电容并未被击穿，所以位线电流为0，此时，信息为“0”。
图4表示本发明另一较佳实施例的OTP存储器结构，其制造步骤与图2a-2d所示相似，在该实施例中，包括硅片材料衬底40，在衬底40上形成的隔离有源区4的场区41和N阱42，PMOS晶体管的栅介质43，MOS电容的栅介质431，PMOS晶体管和MOS电容的多晶硅栅极分别是441和442，PMOS晶体管掺入P型杂质形成轻掺杂区45，掺入重掺杂P型杂质形成的重掺杂区47为PMOS晶体管的源漏区，在掺杂区48中掺入P型杂质，掺杂区48与PMOS晶体管的漏极47连接，并与N阱42形成PN结，栅介质431是因植入掺杂区48中的P型杂质而损伤，因此其击穿电压低于PMOS晶体管的栅介质43。
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；如果不脱离本发明的精神和范围，对本发明进行修改或者等同替换的，均应涵盖在本发明的权利要求的保护范围当中。
Claims (9)
1.一次可编程存储器的制造方法，其特征在于至少包括以下步骤：
步骤1，提供衬底，在上述衬底上形成隔离有源区的场区和阱，在有源区上方形成栅介质层，在栅介质层上形成多晶硅，从而形成多晶硅栅极，采用离子植入工艺植入形成MOS晶体管源极/漏极所需要的至少一种杂质，而后在多晶硅栅极侧面形成至少一个多晶硅侧壁电介质；
步骤2，暴露出MOS电容区域，在MOS电容区域再采用离子植入工艺植入与所在的阱反型的杂质，使MOS电容栅介质的击穿电压小于作为选择管的上述MOS晶体管的栅介质的击穿电压，上述与所在的阱反型的杂质与阱形成PN结并覆盖上述至少一种杂质。
2.根据权利要求1所述的制造方法，其特征在于上述阱为N阱时，上述与所在的阱反型的杂质为P型杂质；上述阱为P阱时，上述与所在的阱反型的杂质为N型杂质。
3.根据权利要求2所述的制造方法，其特征在于所述步骤2中植入的杂质包括能量是300-800keV的砷离子或能量是150-500keV的磷离子。
4.根据权利要求3所述的制造方法，其特征在于所述步骤2中，通过覆盖光阻膜后的光刻显影技术暴露出MOS电容区域。
5.根据权利要求4所述的制造方法，其特征在于所述步骤1中，通过蚀刻形成多晶硅栅极，上述多晶硅栅极至少包括MOS晶体管的多晶硅栅极和MOS电容区域的多晶硅栅极。
6.一种一次可编程存储器，包括衬底，在上述衬底上形成的隔离有源区的场区和阱，在有源区的上方形成有栅介质层、多晶硅，在阱中植入有MOS晶体管源极/漏极需要的至少一种杂质，其特征在于MOS电容区域还植入有覆盖上述至少一种杂质的一部分的、与所在的阱反型的杂质，用作形成PN结；MOS电容栅介质的击穿电压小于作为选择管的上述MOS晶体管的栅介质的击穿电压。
7.根据权利要求6所述的一次可编程存储器，其特征在于上述阱为N阱时，上述与所在的阱反型的杂质为P型杂质；上述阱为P阱时，上述与所在的阱反型的杂质为N型杂质。
8.根据权利要求7所述的一次可编程存储器，其特征在于MOS电容区域植入的杂质包括能量是300-800keV的砷离子或能量是150-500keV的磷离子。
9.根据权利要求6所述的一次可编程存储器，其特征在于上述栅介质层通过沉积或氧化生长的方法形成。
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
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