CN100474311C

CN100474311C - 优化可制造性的集成电路设计

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Publication number: CN100474311C
Application number: CNB038270803A
Authority: CN
Inventors: 卡尔罗·瓜尔迪亚尼; 尼可拉·达拉格恩; 约翰·卡巴里安; 恩里科·马拉维斯; 拉蒂博尔·拉多杰西科; 安杰伊·斯特罗伊瓦斯
Original assignee: PDF Solutions Inc
Current assignee: PDF Solutions Inc
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2009-04-01
Anticipated expiration: 2023-09-16
Also published as: CN1839389A; WO2005036422A1; DE10394299T5; AU2003272617A1; JP2007529100A

Abstract

分析库设计元件(102)的可制造性，将用于设计使用特定制造工艺制造的IC芯片。获得来自库的库设计元件。对于特定制造工艺确定库设计元件的可制造性属性(104)，其中，可制造性属性包括成品率相关属性。然后，对于库设计元件生成具有可制造性属性的库视图(106)，由电子设计自动化(EDA)工具使用。

Description

优化可制造性的集成电路设计

技术领域

本发明涉及集成电路设计，以及更具体地说，涉及优化可制造性的集成电路设计。

背景技术

集成电路(IC)芯片的设计由各种大小和复杂性的、也称为智能属性(IP)元件(intellectual property element)的分立设计元件(discrete design element)组成。最小元件通常称为标准单元。元件的更大组件可被互连以产生完整的功能，通称为块。多个块被互连以产生所制作的IC芯片。

为设计IC芯片，对指定的制造过程，有必要产生与特定制造工艺一致的这种单元或块的组件，同时提供允许设计者设计和优化指定IC芯片的各种功能性和性能选择。为特定制造工艺产生的这些单元和块的组件，连同对它们的特性的详细描述通称为库。为特定制造技术产生的库中的设计元件/部件允许设计***产生高效和优化的IC芯片。将库设计元件(单元和块)组织成包含与在芯片设计中它们的用途有关的不同特征的专用数据表示。包含这些特征的库设计元件的特定数据表示称为视图。

在产生和表征库的属性的传统设计流程中，在制造厂中设计和处理测试芯片以便提供允许设计和创建库的信息。测试芯片包含表示代表性器件的阵列和互连几何结构，对其分析以便生成适合于由电平模拟器如SPICE使用的器件模型，在库设计元件的表征中使用以便产生相应的库设计元件的性能视图。还分析测试芯片以便生成在库设计元件的设计中使用的设计规则。以库视图的方式描述库设计元件的布局，例如，包含库设计的占用面积(footprint)信息。还分析测试芯片以便创建提供用于设计ICs的用户接口的设计工具，以及包括SPICE模型、设计规则以及用于与这些规则相符的自动检查的相应工具。

然而，在传统设计***中使用的测试芯片不包含对用于库和产品ICs构建的无源和有源部件估计或预测可制造性而设计的全面结构。因此，关于其可制造性的预测，还没有充分评估通过现有的设计***而产生的库设计元件。

使用计算机可读格式，诸如GDSII，表示使用Design kit创建的每个单元设计。在库中存在每个单元设计的多个不同表示，每个表示称为单元视图。一些单元视图由其他的单元视图导出。例如，通过称为库定时表征(library timing characterization)，由SPICE模型和GDSII视图创建每个单元的定时视图。LEF是描述由布线程序(router)所需的特性的库视图的例子，以及包括占用面积和端口位置信息。

典型的库包含约500个单元。然而，在库单元的组件中，存在着用于指定逻辑功能的多个布局表示。这些“变型”提供能对特定应用而选择和优化的不同性能特征。例如，具有低密度的高性能、高功能或具有用于相同逻辑功能的高密度的低性能、低功率，典型地可在包含在库中的不同变型中获得。然而，由于没有库视图包含可制造性属性，由现有的技术产生的变型不提供有关特定可制造性相关因子的选择。而且，使用典型的库视图的现有的商业软件不能对于库中的任何设计元件提取或使用可制造性特征。

在合成过程中，将IC的功能性的高级硬件描述映射成基本二元算符和逻辑数组(逻辑分解)以便产生称为自由逻辑(uncommittedlogic)的表示。使用物理库单元或块，将自由逻辑映射成特定逻辑连接图，通常称为门级网络表。块放置和布线步骤产生块级布局，由所选标准单元和连接所有元件的布线层中的连接组成。以各种格式，例如GDSII表示布局。最终验证步骤确保满足所有设计限制。在其他通用的当前实践中，由一个软件应用执行高级硬件描述和块级布局之间的两个或多个步骤。具有这种方法的设计流程通常表示为“物理合成”流程。

在这些设计流程中，由限制成优化规格(metrics)，诸如速度和功率以及面积考虑的特定设计限制确定库设计元件的选择。未解决实质性的可制造性规格，然而，基于可制造性模型的某些领域被用来间接地估计芯片成本。

发明内容

对库设计元件分析可制造性，以便用于设计使用特定的制造工艺制造的IC芯片中。获得来自库的库设计元件。对特定的制造工艺，确定库设计元件的可制造性属性，其中，可制造性属性包括与成品率有关的属性。然后，产生用于库设计元件的具有可制造性属性的库视图，由电子设计自动化(EDA)工具使用。

附图说明

通过参考结合附图的下述描述能更好地理解本发明，其中，采用类似的数字表示类似的部件：

图1是示例性设计流程；

图2是对库设计元件确定可制造性属性的示例性过程；

图3描述示例性学习曲线；

图4描述生成具有可制造性属性的库设计元件的库视图的示例性过程；

图5描述生成变型设计元件的示例性过程；

图6描述示例性设计流程；以及

图7描述另一示例性设计流程。

具体实施方式

下述描述许多具体的结构、参数等等。然而，应当认识到这些描述不视为对本发明的范围的限制，相反，作为对示例性实施例的描述而提供。

如上所述，设计元件库通常用来设计IC芯片。库包括库设计元件的所有所需视图，包括库设计元件的与性能有关的属性。然而，传统库不提供具有例如能预测每个晶片良品管芯(GDW)的数目、与成品率有关的属性的可制造性属性的库视图。应当认识到可制造性还包括各种IC特性，诸如缺陷、可印刷性、可靠性等等。可制造性最终确定设计的收益率。

在一个示例性实施例中，分析库设计元件来确定库设计元件的可制造性属性。然后，对库元件生成库视图，除性能属性外，还包括可制造性属性。具有可制造性属性的这些库视图可被用在设计流程中以设计对指定工艺具有增加的可制造性的ICs。

参考图1，描述了示例性设计流程100。在102，获得库设计元件。在104，对于库设计元件确定包括与成品率有关的属性的可制造性属性。在112，生成库设计元件的变型，其中，变型具有库设计元件之外的不同可制造性属性。在106，生成库设计元件的可制造性属性和变型的计算机可读格式的库视图。在108，生成布局的可制造性估计。在110，选择用于IC设计的最佳设计元件。

I.生成具有可制造性属性的视图

在一个示例性实施例中，考虑到现有的设计规则和指定目标可制造性模型，设计用于特定生产设施和/或制造工艺的测试芯片。测试芯片包括现有的库设计元件内包含的布局特征的表示。从测试芯片提取的数据包括现有的制造工艺的随机成品率和***成品率因子。更详细描述能用来确定随机和***成品率的测试芯片，可参见U.S.专利No.6,449,749，标题为“SYSTEM AND METHOD FOR PRODUCTYIELD PREDICTION”，2002年9月10公布，在此全部包含以供参考。

参考图2，描述示例性过程200以便确定库设计元件的可制造性属性。在202，生成用于测试芯片的掩模组。在204，在将要用来制造IC的制造工艺中使用掩模组。在206，在制造工艺中，使用掩模组制造测试芯片。在208，使用分析工具来分析所制造的测试芯片来确定制造过程的可制造性属性，以及库设计元件的可制造性属性。

然后，利用由测试芯片确定的可制造性属性来校准各种模拟软件工具，诸如YRS、Optissimo等等。库设计元件的可制造性的模拟结果包括多个可制造性属性，包括布局的有限成品率(LY)、制造风险因子(MRF)、工艺窗口的定量描述，以及LY和MR间的关系。在库视图中总结制造模拟的结果，该结果可由电子设计自动化(EDA)工具利用。

在一个示例性实施例中，基于指定制造工艺的历史生产特性、当前的可制造性属性、和/或学习速率(learning rate)方面的经验，对于各种未来的工艺成熟阶段，估计制造工艺的可制造性属性。然后，对于对应于不同过程成熟度预估(projection)的不同时间帧，模拟指定设计元件的可制造性，并且对于相应时间帧和指定库设计元件也表示在库视图中。

例如，图3描述示例性学习曲线。如图3所示，在一段时间内，在制造工艺中产生的ICs量增加。因此，在较低量时，在对应于比点306更早的时间段的学习曲线302中的点304，获得较低成品率。

在一个示例性实施例中，基于代表性传统芯片设计和/或存储器块/逻辑结构和相应的可制造性数据的收集，利用统计设计数据，定义用于指定制造工艺和设计方法的模型，该模型描述用来互连库设计元件的布线的可制造性和库设计元件的属性及逻辑连接性之间的关系。将该关系包含在模型中，同时也包括在库视图中。

库视图包含在计算机可读矩阵中，其中对不同时间帧指定库设计元件集的各种可制造性属性制成表格并包括各种互连可制造性模型。

参考图4，描述示例性过程400，生成具有可制造性属性的库设计元件的库视图。在402，表征将用来制造IC设计的制造工艺。例如，在404，使用制造工艺制造测试芯片。在406，408和410，使用测试芯片表征制造工艺，以便分别产生设计规则、设计工具和SPICE模型。在412，库厂商使用设计规则、设计工具和SPICE模型，生成用于制造工艺的设计元件库，在414中表征。

在416，基于设计规则、设计工具和SPICE模型，生成单元的标准库视图。例如，定时视图将库中单元的性能特性描述为通过执行多个SPICE模型构建的单元负载和输入电压斜率的函数。布局抽象视图描述布线程序所需的特性，并包括占用面积和端口位置信息。功能视图描述与该单元有关的二进制逻辑函数。其他视图用来描述单元的功耗、信号完整性等等属性。视图通常专用于EDA厂商的工具-即，设计工具按单元视图读取，以便确定与由该工具执行的操作有关的库元件的属性。单元布局视图也按例如GDSII的计算机可读格式来描述。

在418，使用测试芯片来确定可制造性参数的范围，许多参数按照与成品率有关的数据的各种形式表述。例如，在420中，基于从测试芯片获得的数据，确定随机和***成品率。另外，也通过测试芯片数据的分析，提取其他可制造性特征，诸如可印刷性规格、工艺余量和可靠性特征。在422，使用与成品率有关的和其他可制造性数据，校准模拟软件工具，诸如成品率斜坡模拟器(YRS)、Optissimo等等。

在424，由YRS使用各种布局特征的历史成品率斜坡数据，从而将这些特征的时间相关性校准为指定可制造性量的函数。

在426，使用可制造性模拟器来分析库中的每个设计元件以便描述其可制造性属性。模拟的结果包括有限布局成品率(LY)、可制造性风险因子(MRF)，以相对定量的方式描述用于该布局的工艺窗口，LY和MRF对时间，以及LY和MRFs间的关系(例如权重因子)。在428，生成具有可制造性属性的库设计元件的库视图。

II.生成变型

在一个示例性实施例中，为了允许增强的库设计元件的可制造性，通常以其他设计参数，诸如面积、性能或功率的最小代价，创建库设计元件的变型。这些变型功能上等效于初始库设计元件，但提供能通过有效折衷，例如面积和/或性能因子，增强库设计元件的可制造性属性的指定设计替代方案。

参考图5，描述示例性过程500以便生成不同设计元件(变型)。在406、408和410，生成用于制造工艺的设计规则、设计工具和SPICE模型。在502，采用计算机可读格式如GSDII的单元库视图生成库。典型的库可以包含约100个基本逻辑功能，以及对这些基本功能的每一个有多个驱动能力变型，使总单元数达到约500。在504，更改布局以便改变该布局的可制造性属性。在506，通过在某些指定限制内，为增强可制造性而折衷允许的设计限制，例如功率、面积的可制造性模拟，通过评价而表征设计元件的可制造性属性。在508，生成变型的库视图。在510，表征变型以便产生设计工具和流程所需的库视图。在512，使用可制造性模拟，生成变型的制造属性。在514，生成该制造属性的变型的库视图。在516，存储变型。更详细地描述生成变型，可参见U.S.临时申请序列号No.60/437,922，标题为“YIELDIMPROVEMET”，2003年1月2日提交，其内容在此全部包括以供参考。

III.生成设计的可制造性估计

参考图6，描述示例性设计流程600。在602，获得设计元件库。在604，获得电路的所需功能性的高级规格。该规格还包括设计限制/规则，诸如性能、功率和面积。在606，基于所需功能性的规格和设计元件库，生成设计说明书。在一个示例性实施例中，说明书是网络表，其格式是包含标准单元和其他构造块的列表，并定义所有元件间的连接性。另外，在614，生成块的库视图，诸如模拟、存储器、I/O等等。在608，按块级创建布局，包括所选库设计元件和布线层中的连接，然后，连接所有库设计元件。在610，放置和连接所有块以便部分使用块的库视图而创建芯片布局。在612，校验芯片布局以便确认满足所有设计限制和不违反设计规则。

在616，输入设计的说明书。说明书可以是在结构级描述块或芯片设计的网络表，换句话说，按照互连基本部件的列表、所需块或芯片功能的Register Transfer Level说明书或现有块或芯片的布局而具体化。在618，使用可制造性分析器，基于库设计元件的库视图分析设计的可制造性。在622，生成该设计的可制造性估计。可制造性估计可以是制造时间帧的函数，以及按所需设计块分解。在620，对于614中的设计块生成可制造性视图，如果还没有创建这些视图的话。622中的可制造性估计为用户提供理解指定IC或IP块的可制造性特性的可能性。另外，在一个示例性实施例中，能使用可制造性估计来预估设计的可制造性的时间相关性。

更具体地说，对任何设计元件，能将虚拟学***，能够使用由YRS工具格式化的历史数据来预估IC设计的特定布局特征的成品率对时间关系。这些信息为选择变型提供额外的判据，允许在产品寿命中对设计的更精确的成本/收益率预估。另外，通过识别最低成品率的设计元件，假定工艺成熟度的水平，这种设计***允许随时间的整个IC设计成品率的预测和优化。当制造工艺发展时，涉及库单元的可制造性的特性也改变，从而能动态地调整芯片块随库单元的最佳映射。

IV.选择最佳设计元件

参考图7，描述示例性设计流程700以便选择最佳设计元件。在702，基于来自516的设计元件的可制造性估计和变型，优化设计。通过更改合成工具的选择函数而基于可制造性属性和其他设计限制选择单元或块，可以优化设计。另外，可以解析设计的现有网络表以便替代变型，同时维持必要的功能和遵守其他设计限制。

在704，分析修订的设计来确定该修订设计是否符合设计限制。如果违反限制，那么，按增量编译设计以便满足限制，或由相同功能的替代的下一个更低生产变型替代。如图7所述，重复该过程直到满足限制为止。当满足限制时，生成修订的设计说明书，如修订的网络表。

尽管已经描述了示例性实施例，但在不背离本发明的精神和/或范围的情况下，可做出各种改进。因此，本发明不应当理解为限制到在图中所示和上述所述的特定形式。

Claims

1.一种分析库设计元件的可制造性的方法，用于设计使用特定制造工艺制造的IC芯片，所述方法包括：

从库获得库设计元件；

对于所述特定制造工艺确定所述库设计元件的可制造性属性，其中，可制造性属性包括与成品率有关的属性；以及

在设计IC芯片之前对于所述库设计元件生成具有可制造性属性的库视图，其中，在设计IC芯片过程中由电子设计自动化工具使用所述库视图。

2.如权利要求1所述的方法，其中，确定可制造性属性包括：

生成包含所述库设计元件的测试芯片设计；

使用所述测试芯片设计和所述特定制造工艺制造测试芯片；以及

分析所制作的测试芯片，以确定所述库设计元件的可制造性属性。

3.如权利要求2所述的方法，其中，分析所制作的测试芯片包括：

将库设计元件的布局特征与在所述测试芯片上制造的布局特征进行比较；以及

基于所述比较，确定所述库设计元件的可制造性属性。

4.如权利要求2所述的方法，其中，分析所制作的测试芯片包括：

从所述测试芯片获得数据，以生成随机成品率和***成品率模型。

5.如权利要求4所述的方法，进一步包括：

从所述测试芯片确定可印刷性、工艺余量和可靠性。

6.如权利要求1所述的方法，进一步包括：

通过修改所述库设计元件的特征来修改所述库设计元件的可制造性属性，基于库设计元件创建变型设计元件。

7.如权利要求6所述的方法，进一步包括：

确定变型设计元件的设计属性由于所修改的可制造性属性而导致的改变。

8.如权利要求7所述的方法，其中，所述设计属性包括性能、功率、面积和成品率。

9.如权利要求6所述的方法，进一步包括：

为变型设计元件生成具有可制造性属性的库视图。

10.如权利要求9所述的方法，进一步包括：

使用具有可制造性属性的库设计元件和变型设计元件的库视图；以及

基于所述库视图，分析IC设计的可制造性。

11.如权利要求10所述的方法，进一步包括：

通过选择变型设计元件，修改IC设计。

12.如权利要求11所述的方法，进一步包括：

确定修改的设计是否满足用户指定的限制；以及

当不满足用户指定的限制时，通过选择另一变型设计元件，修改IC设计。

13.如权利要求12所述的方法，其中，修改IC设计包括：

采用与时间相关的成品率因子，选择变型设计元件。

14.如权利要求13所述的方法，其中，所述与时间相关的成品率因子表征在一段时间内成品率的变化。

15.如权利要求1所述的方法，进一步包括：

对于指定的制造工艺和设计方法，基于代表性传统芯片设计、存储器块或逻辑结构和相应的可制造性数据的搜集，利用统计设计数据，定义描述用于互连所述库设计元件的布线的可制造性之间的关系的模型。

16.一种设计集成电路的方法，所述方法包括：

从库获得库设计元件；

确定所述库设计元件的可制造性属性，其中，可制造性属性包括与成品率有关的属性；

基于所述库设计元件，生成变型设计元件，其中，所述变型设计元件具有修改的可制造性属性；

在设计集成电路之前，对于所述库设计元件和所述变型设计元件生成具有可制造性属性的库视图；以及

在电子设计自动化工具中使用具有用于所述库设计元件和变型设计元件的可制造性属性的库视图，设计所述集成电路。

17.如权利要求16所述的方法，其中，确定可制造性属性包括：

基于所述库设计元件，设计测试芯片设计；

使用所述测试芯片设计，制作测试芯片；以及

分析所制作的测试芯片以确定所述可制造性属性。

18.如权利要求17所述的方法，其中，分析所制作的测试芯片包括：

从所述测试芯片获得数据以生成随机成品率和***成品率模型。

19.如权利要求18所述的方法，进一步包括：

从所述测试芯片确定可印刷性、工艺余量和可靠性。

20.如权利要求16所述的方法，进一步包括：

按照计算机可读格式描述所述库设计元件的可制造性属性和所述变型设计元件的修改的可制造性属性。

21.如权利要求20所述的方法，其中，所述计算机可读格式是用在电子设计自动化工具中的库视图。

22.如权利要求21所述的方法，其中，设计集成电路包括：

使用库设计元件的可制造性属性和所述变型设计元件的修改的可制造性属性的库视图；以及

基于所生成的库视图，分析所述集成电路的设计布局的可制造性。

23.如权利要求22所述的方法，其中，设计集成电路包括：

采用用户指定的限制，从所述库设计元件和变型设计元件选择用于所述集成电路的设计布局的最佳部件。

24.如权利要求23所述的方法，其中，选择最佳部件包括：

确定是否满足用户指定的限制；以及

当不满足所述用户指定的限制时，

重复地选择具有修改的可制造性属性的变型设计元件直到满

足所述用户指定的限制为止。

25.如权利要求16所述的方法，其中，设计集成电路包括：

采用与时间相关的成品率因子，从所述库设计元件和变型设计元件选择用于所述集成电路的设计布局的最佳部件。

26.如权利要求25所述的方法，其中，所述与时间相关的成品率因子表征在一段时间内成品率的变化。

27.如权利要求25所述的方法，进一步包括：

基于所述设计布局的最低成品率的部件，预测随时间变化的设计布局的成品率。

28.如权利要求16所述的方法，进一步包括：

29.一种分析库设计元件的可制造性的***，用于设计使用特定制造工艺制造的IC芯片，所述***包括：

具有库设计元件的库；以及

可制造性模拟器，被配置成：

确定所述库设计元件的可制造性属性，其中，所述可制造性属性包括与成品率有关的属性；以及

在设计集成电路之前对于所述库设计元件生成具有可制造性属性的库视图，以及其中，在设计IC芯片的过程中由电子设计自动化工具利用所述库视图。

30.如权利要求29所述的***，进一步包括：

使用特定制造工艺制造的测试芯片，其中所述测试芯片包括对应于一个或多个所述库设计元件的特征，并且，其中所述可制造性模拟器分析所述测试芯片以确定所述库设计元件的可制造性属性。

31.如权利要求30所述的***，其中，所述测试芯片包括确定生成随机成品率和***成品率模型的数据的特征。

32.如权利要求31所述的***，其中，所述测试芯片包括确定可印刷性、工艺余量和可靠性的特征。

33.如权利要求29所述的***，其中，所述可制造性模拟器通过修改所述库设计元件的可制造性，生成对应于库设计元件的变型设计元件。

34.如权利要求33所述的***，其中，所述可制造性模拟器对于所述变型设计元件生成具有可制造性属性的库视图。

35.如权利要求34所述的***，进一步包括：

可制造性分析器，被配置成基于所述库设计元件的库视图，确定IC设计的可制造性估计。

36.如权利要求35所述的***，进一步包括：

可制造性优化器，被配置成基于所述可制造性估计、变型设计元件和用户指定的限制，优化IC设计。

37.如权利要求36所述的***，其中，所述可制造性优化器基于与时间相关的成品率因子，优化IC设计。

38.如权利要求29所述的***，进一步包括：

指定制造工艺和设计方法的模型，该模型描述用来互连所述库设计元件的布线的可制造性之间的关系，其中，基于代表性传统芯片设计、存储器块或逻辑结构和相应的可制造性数据的搜集，利用统计设计数据限定该模型。