AT404524B - Process for producing self-aligned, lateral and vertical semiconductor components - Google Patents
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Abstract
Description
AT 404 524 BAT 404 524 B.
Die Erfindung betrifft ein Verfahren zur Herstellung von selbstausgerichteten lateralen und vertikalen Halbleiterbauelementen, mit mehreren aufeinanderfolgenden Silizium- und Isolatorschichten, insbesondere für die Herstellung von LSI- und VLSI-Schaltkreisen.The invention relates to a method for producing self-aligned lateral and vertical semiconductor components with a plurality of successive silicon and insulator layers, in particular for the production of LSI and VLSI circuits.
Verfahren zur Herstellung von integrierten Schaltkreisen sind bekannt. So wird von N. MATSUKAWA u. a.: "Selective Polysilicon Oxidation Technology for VLSI Isolation", in IEEE Transactions on Electron Devices, ED-29, No 4, April 1982, S. 561-567, ein Verfahren vorgestellt, das für die Herstellung von integrierten Schaltkreisen geeignet ist.Methods for manufacturing integrated circuits are known. N. MATSUKAWA u. a .: " Selective Polysilicon Oxidation Technology for VLSI Isolation ", in IEEE Transactions on Electron Devices, ED-29, No 4, April 1982, pp. 561-567, presented a method which is suitable for the production of integrated circuits .
Bei diesem Verfahren wird das Feldoxid (dickes Oxid außerhalb der aktiven Gebiete) aus einer undotierten polykristallinen Siliziumschicht (Polysiliziumschicht) erzeugt. Die Siliziumnitridschicht (Si-Nitrid-schicht) befindet sich auf der Polysiliziumschicht und kommt mit dem monokristallinen Siliziumsubstrat (Mono-Siliziumsubstrat) nicht in Berührung. Auftretende mechanische Spannungen werden vom Polysilizium aufgenommen. Der sogenannte "Vogelschnabel” (birds beak) bildet sich nur begrenzt aus. Kurz skizziert sieht der Ablauf wie folgt aus:In this method, the field oxide (thick oxide outside the active areas) is generated from an undoped polycrystalline silicon layer (polysilicon layer). The silicon nitride layer (Si nitride layer) is located on the polysilicon layer and does not come into contact with the monocrystalline silicon substrate (monosilicon substrate). Mechanical stresses are absorbed by the polysilicon. The so-called "bird beak" has only a limited development. The process is briefly outlined as follows:
Als Ausgangsmaterial wird p-leitendes Silizium (p-Silizium) mit einem spezifischen Widerstand pp = 2 Qcm verwendet. Es wird eine 50 nm dicke Haftoxidschicht erzeugt. Darauf werden nacheinander eine 400 nm dicke undotierte Polysiliziumschicht und eine 300 nm dicke Siliziumnitridschicht (Si-Nitridschicht) abgeschieden. Mit Hilfe einer Lackschicht wird die Si-Nitridschicht strukturiert. Der Bereich der späteren aktiven Gebiete ist also durch die Si-Nitridschicht geschützt. Es folgt eine Borimplantation mit N = 1 · 1013 cm"2 bei E = 160keV.P-type silicon (p-silicon) with a specific resistance pp = 2 Qcm is used as the starting material. A 50 nm thick adhesive oxide layer is produced. A 400 nm thick undoped polysilicon layer and a 300 nm thick silicon nitride layer (Si nitride layer) are deposited thereon in succession. The Si nitride layer is structured using a lacquer layer. The area of the later active areas is therefore protected by the Si nitride layer. A boron implantation follows with N = 1 · 1013 cm " 2 at E = 160keV.
Nach der Lackentfernung erfolgt eine Oxydation bei v = 1000* C. Es entsteht ein Feldoxid von dw = 800 nm mit einer Länge des "Vogelschnabels" von 0,15 um.After the varnish has been removed, oxidation takes place at v = 1000 * C. A field oxide of dw = 800 nm with a length of the "bird's beak" is formed. of 0.15 µm.
Nach der Entfernung der Si-Nitridschicht in heißer Phosphorsäure wird mit Hilfe des reaktiven lonenät-zens (reactive ion etching, RIE) die undotierte Polysiliziumschicht bis zur Haftoxidschicht entfernt. Danach wird erneut oxidiert, um die Reste von Polysilizium in Oxid umzuwandeln. Eine Oxidüberätzung entfernt anschließend die Haftoxidschicht von den aktiven Gebieten. Dabei wird die Länge des erzeugten "Vogelschnabels" ebenfalls reduziert. Es folgt die Gate-Oxidation mit dox = 50 nm. Der weitere Prozeßablauf erfolgt dann in herkömmlicher Art und Weise.After removal of the Si nitride layer in hot phosphoric acid, the undoped polysilicon layer is removed up to the adhesive oxide layer with the aid of reactive ion etching (RIE). It is then oxidized again in order to convert the residues of polysilicon into oxide. An oxide overetch then removes the adhesive oxide layer from the active areas. The length of the " bird's beak " also reduced. The gate oxidation follows with dox = 50 nm. The further process sequence then takes place in a conventional manner.
Nachteilig ist bei diesem Verfahren, daß keine selbstausgerichteten Source- und Draingebiete realisiert werden können, daß dadurch die parasitären Kapazitäten nicht reduziert werden können und daß das Gateoxid vor der Realisierung der Source- und Draingebiete erzeugt werden muß. Dadurch, daß das Gateoxid schon sehr früh im technologischen Ablauf erzeugt werden muß, besteht die Gefahr, daß sich die Gateelektrode auflädt und das Gateoxid zerstört. Es sind besondere Schutznaßnahmen erforderlich (s. z.B. EP 110656).The disadvantage of this method is that no self-aligned source and drain regions can be implemented, that the parasitic capacitances cannot be reduced as a result, and that the gate oxide must be generated before the source and drain regions are implemented. Because the gate oxide must be generated very early in the technological process, there is a risk that the gate electrode will become charged and destroy the gate oxide. Special protective measures are required (see e.g. EP 110656).
Gemäß EP 43944 von C. G. JAMBOTKAR; "Self-Aligned Field-Effect Transistor Integrated Circuit Structure and Method for Making" wird nach den Fig. 13 bis 20 eine Selbstpositionierung der Source- und Draingebiete mit Hilfe eines zweiten Feldoxids erreicht. Es werden zunächst das Feldoxid und die p-Kanalstoppergebiete erzeugt. Das Feldoxid wird durch eine dünne Si-Nitridschicht geschützt. Im Bereich der aktiven Gebiete wird eine Oxidschicht strukturiert und zwar so, daß links und rechts das Monosiliziumsubstrat freiliegt. Bei dieser Strukturierung kann noch ohne weiteres eine Fehlpositionierung auftreten. Anschließend wird das Monosiliziumsubstrat abgesenkt und eine zweite Feldoxidschicht erzeugt. Dieses zweite Feldoxid wird nur am Boden der Absenkung realisiert, so daß die Seitenwände frei von Oxid sind. Danach wird eine n+-leitende Polysiliziumschicht abgeschieden und planarisiert, bis die Oxidschicht im aktiven Bereich freiliegt. Es folgt eine Stickstoff-Implantation und eine Temperung bei 1000 bis 1200* C. Dabei entstehen eine dünne Si-Nitridschutzschicht auf der n+-leitenden Polysiliziumschicht und auch die n+-leitenden Source- und Draingebiete im Monosiliziumsubstrat. Die Oxidschicht im Bereich der aktiven Gebiete wird dann entfernt. Anschließend wird eine dicke Silizium-Oxidschicht abgeschieden und mittels RIE nur von den waagrechten Flächen entfernt. Es folgt die Kanalimplantation. Die Reste der dicken Silizium-Oxidschicht werden entfernt, und erneut wird eine dünnere Silizium-Oxidschicht abgeschieden und mittels RIE nur von den waagrechten Flächen entfernt. Die Seitenwände der n+-leitenden Polysiliziumschicht werden damit passiviert. Der aktive Transistorkanal liegt nun frei und kann oxidiert werden. Es wird das Gateoxid erzeugt. Danach wird erneut eine weitere ^-leitende Polysiliziumschicht abgeschieden und strukturiert.According to EP 43944 by C.G. JAMBOTKAR; " Self-Aligned Field-Effect Transistor Integrated Circuit Structure and Method for Making " 13 to 20, self-positioning of the source and drain regions is achieved with the aid of a second field oxide. First, the field oxide and the p-channel stopper areas are generated. The field oxide is protected by a thin layer of Si nitride. In the area of the active areas, an oxide layer is structured in such a way that the monosilicon substrate is exposed on the left and right. With this structuring, incorrect positioning can easily occur. The monosilicon substrate is then lowered and a second field oxide layer is produced. This second field oxide is only realized at the bottom of the depression, so that the side walls are free of oxide. An n + -conducting polysilicon layer is then deposited and planarized until the oxide layer is exposed in the active region. This is followed by nitrogen implantation and tempering at 1000 to 1200 * C. This creates a thin protective layer of Si nitride on the n + -type polysilicon layer and also the n + -type source and drain regions in the monosilicon substrate. The oxide layer in the area of the active areas is then removed. A thick silicon oxide layer is then deposited and only removed from the horizontal surfaces using RIE. The channel implantation follows. The remnants of the thick silicon oxide layer are removed, and again a thinner silicon oxide layer is deposited and only removed from the horizontal surfaces by means of RIE. The side walls of the n + -conducting polysilicon layer are thus passivated. The active transistor channel is now exposed and can be oxidized. The gate oxide is generated. Another ^ -conducting polysilicon layer is then deposited and structured again.
Nach diesem Verfahren wird zwar eine Selbstpositionierung der Source- und Draingebiete erreicht, jedoch ist dazu ein zweites Feldoxid erforderlich, das zusätzlich Platz benötigt und somit die Packungsdichte reduziert. Weiterhin können keine schwachdotierten Source- und Draingebiete erzeugt werden, so daß LDD-Transistoren (lightly-doped-drain-Transistoren) nicht zur Verfügung stehen. Gerade aber bei Kurzkanaltransistoren sind diese n-leitenden Gebiete erforderlich, um die Schwellspannungsdrift (zeitliche Änderung der Schwellspannung) zu reduzieren. 2According to this method, self-positioning of the source and drain regions is achieved, but a second field oxide is required for this, which requires additional space and thus reduces the packing density. Furthermore, no weakly doped source and drain regions can be produced, so that LDD transistors (lightly-doped-drain transistors) are not available. However, in the case of short-channel transistors in particular, these n-conducting regions are necessary in order to reduce the threshold voltage drift (temporal change in the threshold voltage). 2nd
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Gemäß EP 129045 von W. Kraft: "Verfahren zum Herstellen eines integrierten Isolierschicht-Feldeffekttransistors mit zur Gateelektrode selbstausgerichteten Kontakten", wird ein Verfahren vorgestellt, das ebenfalls zwei Feldoxide zur Herstellung von integrierten Schaltkreisen benötigt. Auf einem Substrat werden eine Siliziumoxid-(Si02)- und eine Siliziumnitrid-(Si3N4)-Schicht erzeugt und strukturiert. Es werden dann die Gebiete freigelegt, die das dünne Feldoxid erhalten sollen. Vor der Oxidation werden jedoch erst noch n-Leitung bewirkende Störstellen implantiert. Nach der Oxidation liegt das dünne Feldoxid mit darunterliegenden n-leitenden Gebieten vor. Es wird nun eine weitere Si-Nitridschicht abgeschieden und strukturiert. Dabei bedeckt diese Schicht die Gebiete mit dem dünnen Feldoxid und den Gatebereich (s. Fig. 4 der EP 129045). Anschließend wird eine Borimplantation durchgeführt. Danach wird oxidiert. Es entstehen das dicke Feidoxid und die p-leitenden Kanalstoppergebiete. Die n-leitenden Gebiete dehnen sich bei dieser Temperaturbehandlung weiter aus. Danach werden die SiNitridschicht und die dünne Silizium-Oxidschicht über dem Kanalgebiet entfernt. Anschließend wird das Gateoxid erzeugt. Es folgt die Implantation zur Einstellung der Schwellspannung durch das Gateoxid. Dann wird hochdotiertes Polysilizium abgeschieden und strukturiert. Es muß bei dieser Strukturierung allerdings gewährleistet werden, daß das Polysilizium stets das Gateoxid bedeckt. Danach werden Kontaktfenster im dünnen Feldoxid erzeugt, um anschließend die n-leitenden Source- und Draingebiete kontaktieren zu können.According to EP 129045 by W. Kraft: "Method for producing an integrated insulating layer field-effect transistor with contacts self-aligned to the gate electrode", a method is also presented which also requires two field oxides for the production of integrated circuits. A silicon oxide (Si02) and a silicon nitride (Si3N4) layer are produced and structured on a substrate. The areas that are to receive the thin field oxide are then exposed. Before the oxidation, however, impurities causing n-conduction are first implanted. After the oxidation, the thin field oxide with underlying n-type regions is present. Another Si nitride layer is now deposited and structured. This layer covers the areas with the thin field oxide and the gate area (see FIG. 4 of EP 129045). A boron implantation is then carried out. Then it is oxidized. The thick field oxide and the p-type channel stopper areas are formed. The n-type regions expand further during this temperature treatment. The silicon nitride layer and the thin silicon oxide layer above the channel region are then removed. The gate oxide is then generated. The implantation follows to set the threshold voltage through the gate oxide. Highly doped polysilicon is then deposited and structured. With this structuring, however, it must be ensured that the polysilicon always covers the gate oxide. Then contact windows are created in the thin field oxide so that the n-type source and drain regions can then be contacted.
Nachteilig bei diesem Verfahren ist, daß das Polysiliziumgate in Bezug zu den Kontaktfenstem genau ausgerichtet werden muß. Die Kontaktfenster müssen im Bereich des dünnen Feldoxids liegen, sonst gibt es keinen Kontakt zum darunterliegenden n-leitenden Gebiet, d. h. die Länge der dünnen Feldoxidbereiche ist abhängig von der Positioniergenauigkeit. Kleine Source- und Drainbahngebiete können mit diesem Verfahren nicht realisiert werden. Damit sind nach wie vor große pn-Übergangsflächen der Source- und Draingebiete zum Substrat vorhanden, die große Sperrströme, große Kapazitäten und eine Ausbeuteminderung hervorrufen.A disadvantage of this method is that the polysilicon gate must be precisely aligned with respect to the contact window. The contact windows must be in the area of the thin field oxide, otherwise there is no contact with the underlying n-type region, i. H. the length of the thin field oxide areas depends on the positioning accuracy. Small source and drain path areas cannot be realized with this method. As a result, there are still large pn junction areas of the source and drain regions to the substrate, which cause large reverse currents, large capacities and a reduction in yield.
In der DE-OS 3419080 von W. T. Lynch u. a.: "Verfahren zum Herstellen eines Feldeffekttransistors" wird ein weiteres Verfahren mit Selbstausrichtung der Kontakte zu den Transistorgebieten vorgestellt. Zunächst werden Feldoxid und Gateoxid erzeugt. Der Übergang vom Feldoxid zum Gateoxid muß relativ abrupt erfolgen. Danach werden verschiedene Polysilizium-, Metall- oder Silizid- und Isolierschichten abgeschieden. Diese Schichten werden dann im Bereich der relativ steilen Stufen entfernt, so daß in der Mitte im aktiven Transistorbereich dieser Schichtaufbau erhalten bleibt. Dieser wird anschließend durch eine Si02-Schicht geschützt. Durch Abtrag mittels RIE bleibt diese Si02-Schicht nur an den senkrechten Stufen erhalten. Danach wird eine n+-dotierte Polysiliziumschicht abgeschieden und strukturiert. Bei der Abscheidung reagiert das freiliegende Palladium (Pd) mit dem Polysilizium zu einem Silizid, das dann selektiv entfernt wird, wobei das Polysilizium im späteren Source- und Draingebiet erhalten bleibt. Die n+-leitenden Gebiete für Source und Drain werden dann durch Ausdiffusion von Störstellen aus dem n+-Polysilizium erzeugt. Anschließend wird der gesamte Aufbau mit einer Phosphor-Silikat-Glas-Schicht (PSG-Schicht) geschützt, die dann für die Aluminium (AI)-Kontaktierung strukturiert wird. Nachteilig bei diesem Verfahren ist, daß zum Schutz der seitlich herausgeführten Gateelektrode auf dem Feldoxid doch eine sehr genaue Lackstrukturierung erforderlich ist, daß das Gateoxid wie schon bei den bekannten Verfahren vor den Hochenergie-Implantationen erzeugt werden muß, wobei es im weiteren Ablauf zu Aufladungen kommen kann.In DE-OS 3419080 by W. T. Lynch u. a .: " Method of making a field effect transistor " Another method with self-alignment of the contacts to the transistor areas is presented. First, field oxide and gate oxide are generated. The transition from field oxide to gate oxide must be relatively abrupt. Then various polysilicon, metal or silicide and insulating layers are deposited. These layers are then removed in the area of the relatively steep steps, so that this layer structure is retained in the middle in the active transistor area. This is then protected by an Si02 layer. By removal using RIE, this Si02 layer is only retained at the vertical steps. An n + -doped polysilicon layer is then deposited and structured. During the deposition, the exposed palladium (Pd) reacts with the polysilicon to form a silicide, which is then selectively removed, the polysilicon being retained in the later source and drain region. The n + -conducting regions for source and drain are then created by diffusing out impurities from the n + -poly silicon. The entire structure is then protected with a phosphorus silicate glass layer (PSG layer), which is then structured for the aluminum (Al) contact. A disadvantage of this method is that a very precise lacquer structure is required to protect the gate electrode which is led out laterally on the field oxide, and that the gate oxide must be generated before the high-energy implantations, as in the known methods, with charges subsequently occurring can.
Aufgabe der Erfindung ist es, die Nachteile der bekannten Verfahren zu beseitigen, eine Selbstausrichtung aller Bauelementegebiete untereinander, gekoppelt mit einer hohen Packungsdichte zu erreichen und eine Realisierung von schwachdotierten und selbstausgerichteten Source- und Draingebieten zu ermöglichen, so daß hoch- und höchstintegrierte Schaltkreise mit einer hohen Ausbeute hergestellt werden können.The object of the invention is to eliminate the disadvantages of the known methods, to achieve self-alignment of all component areas with one another, coupled with a high packing density and to enable the realization of weakly doped and self-aligned source and drain areas, so that highly and highly integrated circuits with one high yield can be produced.
Erfindungsgemäß wird die Aufgabe durch ein Verfahren zur Herstellung von selbstausgerichteten lateralen und vertikalen Halbleiterbauelementen gelöst, bei welchem ein Halbleitersubstrat verwendet wird, daß darüber eine Schutzschicht erzeugt wird, daß darauf nacheinander eine dicke Polysiliziumschicht und eine dicke Siliziumnitridschicht abgeschieden werden, daß die dicke Siliziumnitridschicht mit Hilfe einer Photolackschicht strukturiert wird, daß die dicke Polysiliziumschicht mittels reaktiven lonenätzens (RIE) nur von den freigelegten Flächen bis zu einer bestimmten Tiefe wieder abgetragen wird, wobei ein Polysiliziumhügel erzeugt wird, daß eine Borimplantation durchgeführt wird, daß eine dünne Siliziumnitridschicht abgeschieden wird, daß diese dünne Siliziumnitridschicht mittels RIE nur von den waagrechten Flächen abgeätzt wird, daß ein dickes Feldoxid und darunter Kanalstoppergebiete erzeugt werden, daß erneut strukturiert wird, wobei die dünne Siliziumnitridschicht nur am Source- und Drainanschluß entfernt und die dicke Siliziumnitridschicht im freigelegten Bereich verdünnt werden, daß durch einen isotropen Ätzvorgang der Poiysiliziumhügel an den freigelegten Seiten abgetragen wird, wobei eine Unterätzung ("u”) erzeugt wird, daß die Reste der beiden Siliziumnitridschichten entfernt werden, daß mittels RIE der Polysiliziumhügel nur von den waagrechten Flächen um einen bestimmten Betrag abgetragen wird, wobei ein möglichst 3 ΑΤ 404 524 Β rechteckiger Polysiliziumhügel erzeugt wird, daß durch eine Überätzung die freigelegten Teile der Schutzschicht entfernt werden, daß eine hochdotierte Polysiliziumschicht abgeschieden und strukturiert wird, daß eine Isolatorschicht abgeschieden wird, daß eine Photolackschicht abgeschieden und planarisiert wird, wobei nur die Isolatorschicht auf dem Polysiliziumhügel freigelegt wird, daß die freigelegte Isolatorschicht bis zur hochdotierten Polysiliziumschicht abgeätzt wird, daß die freigelegte hochdotierte Polysiliziumschicht bis zum Halbleitersubstrat abgetragen wird, wobei auch der Polysiliziumhügel um einen bestimmten Betrag abgeätzt wird, daß eine Störstellenimplantation zur Erzeugung von schwachdotierten Source- und Draingebieten durchgeführt wird, wobei dünne thermische Oxidschichten auf den freien Siliziumflächen und die dotierten Gebiete erzeugt werden, daß eine weitere Isolatorschicht abgeschieden wird, daß mittels RIE diese Isolatorschicht nur von den waagrechten Flächen wieder entfernt wird, daß die Reste des Polysiliziumhügels und der Schutzschicht vollständig entfernt werden, daß eine Gateoxidschicht erzeugt wird, daß in an sich bekannter weise lonen-lmplan Implantationen zur Einstellung der Schwellspannungen der Feldeffekt-Transistoren durchgeführt werden, daß eine weitere hochdotierte Polysiliziumschicht abgeschieden und planarisiert wird, daß Kontaktfenster in der Isolatorschicht erzeugt werden und daß weitere Leitbahn· und Isolierschichten abgeschieden und strukturiert werden. Auf diese Weise wird eine Selbstausrichtung aller Bauelementegebiete untereinander, gekoppelt mit einer hohen Packungsdichte erreicht, sowie eine Realisierung von schwachdotierten und selbstausgerichteten Source- und Draingebieten ermöglicht.According to the invention the object is achieved by a method for producing self-aligned lateral and vertical semiconductor components, in which a semiconductor substrate is used, that a protective layer is formed over it, that a thick polysilicon layer and a thick silicon nitride layer are successively deposited thereon, that the thick silicon nitride layer with the help is structured in a photoresist layer, that the thick polysilicon layer is only removed again from the exposed areas to a certain depth by means of reactive ion etching (RIE), a polysilicon mound being produced, a boron implantation being carried out, a thin silicon nitride layer being deposited, that this thin silicon nitride layer is only etched off from the horizontal surfaces by means of RIE, in such a way that a thick field oxide and underneath channel stopper regions are produced, which is patterned again, the thin silicon nitride sc hicht only removed at the source and drain connection and the thick silicon nitride layer in the exposed area are thinned so that the iso-silicon hill is removed on the exposed sides by an isotropic etching process, an undercut ("u") being produced that the remains of the two silicon nitride layers removed that by means of RIE the polysilicon mound is only removed from the horizontal surfaces by a certain amount, whereby a 3 ΑΤ 404 524 Β rectangular polysilicon mound is generated, that the exposed parts of the protective layer are removed by overetching, that a highly doped polysilicon layer is deposited and is patterned such that an insulator layer is deposited, that a photoresist layer is deposited and planarized, whereby only the insulator layer on the polysilicon hill is exposed, that the exposed insulator layer is etched down to the highly doped polysilicon layer that the exposed, highly doped polysilicon layer is removed down to the semiconductor substrate, the polysilicon hill also being etched away by a certain amount so that an impurity implantation is carried out to produce weakly doped source and drain regions, thin thermal oxide layers being produced on the free silicon areas and the doped regions, that a further insulator layer is deposited, that this insulator layer is only removed from the horizontal surfaces again by means of RIE, that the remnants of the polysilicon mound and the protective layer are completely removed, that a gate oxide layer is generated, that implantations for ion implantation are carried out in a known manner Setting the threshold voltages of the field-effect transistors are carried out such that a further highly doped polysilicon layer is deposited and planarized, that contact windows are generated in the insulator layer and that further interconnects d Insulating layers are deposited and structured. In this way, a self-alignment of all component areas with one another, coupled with a high packing density, is achieved, and the realization of weakly doped and self-aligned source and drain areas is made possible.
Eine vorteilhafte Variante löst die Aufgabe der Erfindung dadurch, daß nach der Erzeugung eines möglichst rechteckigen Polysiliziumhügels die Störstellenimpiantation durchgeführt wird, daß anschließend die Oxidschicht und die schwachdotierten Gebiete erzeugt werden, daß mittels RIE die Oxidschicht nur von den waagrechten Flächen entfernt wird, daß die hochdotierte Polysiliziumschicht abgeschieden und strukturiert wird, daß die weitere Isolatorschicht abgeschieden wird, daß die Photoresistlackschicht abgeschieden und planarisiert wird, daß die freigelegte Isolatorschicht vom Polysiliziumhügel abgetragen wird, daß danach die freigelegte Polysiliziumschicht um einen gewissen Betrag abgetragen wird, daß die Isolatorschicht abgeschieden wird, wobei die Vertiefungen aufgefüllt werden, daß die weitere Isolatorschicht wieder aufgetragen wird, daß dann der Rest des Polysiliziumhügels abgeätzt wird, daß die freigelegte Schutzschicht abgetragen wird, daß das Gateoxid erzeugt wird, daß durch das Gateoxid die lohen-lmpiantationen zur Einstellung der Schwellspannungswerte vorgenommen werden, daß die weitere hochdotierte Polysiliziumschicht abgeschieden und planarisiert wird, daß Kontaktfenster in der Isolatorschicht erzeugt werden und daß weitere Leitbahn- und Isolierschichten abgeschieden und strukturiert werden. Die Vorteile dieser Ausbildung werden in der nachfolgenden Figurenbeschreibung ausführlich erörtert.An advantageous variant achieves the object of the invention in that after the creation of a polysilicon hill as rectangular as possible, the impurity impingement is carried out, then the oxide layer and the weakly doped regions are produced, and by means of RIE the oxide layer is only removed from the horizontal surfaces in that the heavily doped The polysilicon layer is deposited and structured, the further insulator layer is deposited, the photoresist layer is deposited and planarized, the exposed insulator layer is removed from the polysilicon hill, and then the exposed polysilicon layer is removed by a certain amount, so that the insulator layer is deposited, the Wells are filled in, that the further insulator layer is applied again, that the rest of the polysilicon hill is then etched away, that the exposed protective layer is removed, that the gate oxide is produced It is also the case that the gate oxide performs the high-level implantations for setting the threshold voltage values, that the further highly doped polysilicon layer is deposited and planarized, that contact windows are generated in the insulator layer and that further interconnect and insulating layers are deposited and structured. The advantages of this design are discussed in detail in the following description of the figures.
Um zusammen mit den MOS-Transistoren auch Bipolartransistoren erzeugen zu können, wird in einer weiteren bevorzugten Variante so vorgegangen, daß an Stelle der n+-dotierten Polysiliziumschicht eine undotierte Polysiliziumschicht abgeschieden wird, daß diese undotierte Polysiliziumschicht im Emitter-Basisbereich eines Bipolartransistors p-leitend und im Kollektorbereich n-leitend dotiert wird, daß nach Entfernen des Polysiliziumhügels und der Schutzschicht im Emitter-Basisbereich des Bipolartransistors eine Borimplantation mit nachfolgender Temperung zur Erzeugung des p-leitenden Basisgebietes durchgeführt wird, daß danach die weitere hochdotierte Polysiliziumschicht abgeschieden wird und daß bei der anschließenden Temperbehandlung die n-ieitenden Gebiete für Emitter und Kollektor erzeugt werden. Auch die hiedurch erzielbaren Vorteile werden anhand des in der Zeichnung dargestellten Ausführungsbeispieles noch verdeutlicht.In order to be able to produce bipolar transistors together with the MOS transistors, a further preferred variant is such that instead of the n + -doped polysilicon layer, an undoped polysilicon layer is deposited, that this undoped polysilicon layer in the emitter base region of a bipolar transistor is p-conducting and is doped n-type in the collector region that after removal of the polysilicon hill and the protective layer in the emitter base region of the bipolar transistor, a boron implantation is carried out with subsequent annealing to produce the p-type base region, that the further highly doped polysilicon layer is then deposited and that the subsequent one Annealing treatment the n-ieit areas for emitter and collector are generated. The advantages which can be achieved in this way are also illustrated with the aid of the exemplary embodiment shown in the drawing.
Die Erfindung soll nachstehend an Hand von in der Zeichnung dargestellten Ausführungsbeispielen erläutert werden. Es zeigen: Fig. 1 bis 10 Querschnitte eines MOS-Transistors jeweils links in Source-Drain-Richtung, rechts quer zur Source-Drain-Richtung; Fig. 11 bis 17 eine weitere Variante des Verfahrens und Fig. 18 einen Querschnitt eines Bipolartransistors.The invention will be explained below with reference to exemplary embodiments shown in the drawing. 1 to 10 cross sections of a MOS transistor each on the left in the source-drain direction, on the right transversely to the source-drain direction; 11 to 17 a further variant of the method and FIG. 18 a cross section of a bipolar transistor.
Gemäß Fig. 1 wird von einem p-leitenden Halbleitersubstrat 1 ausgegangen. Nach Erzeugung der S1O2-Schutzschicht 2 wird eine dicke Polysiliziumschicht 3 abgeschieden. Diese Schicht ist undotiert und wird in der Regel 1,6 bis 2,0 um dick sein. Danach wird eine dicke Siliziumnitridschicht 4 abgeschieden. Die Dicke dieser Schicht beträgt etwa 200 nm. Der Schichtaufbau wird mit Photoresistlack 5 beschichtet und strukturiert (1. Maske). Mit Hilfe des reaktiven lonenätzens (RIE) werden dann die dicke Si-Nitridschicht 4 und die dicke Polysiliziumschicht 3 abgetragen, so daß ein Polysiliziumhügel 6 entsteht. Ein Teil der dicken Polysiiiziumschicht 3 von etwa 300 bis 400 nm bleibt aber im Abtragungsbereich noch erhalten. Nachfolgend wird die Borimplantation 7 durchgeführt. In Fig. 1 sind die Querschnitte nach diesem Verfahrensschritt dargestellt1, a p-type semiconductor substrate 1 is assumed. After the S1O2 protective layer 2 has been produced, a thick polysilicon layer 3 is deposited. This layer is undoped and will typically be 1.6 to 2.0 µm thick. A thick silicon nitride layer 4 is then deposited. The thickness of this layer is approximately 200 nm. The layer structure is coated with photoresist 5 and structured (1st mask). With the help of reactive ion etching (RIE), the thick Si nitride layer 4 and the thick polysilicon layer 3 are then removed, so that a polysilicon hill 6 is formed. However, a part of the thick polysilicon layer 3 of approximately 300 to 400 nm is still preserved in the removal area. The boron implantation 7 is then carried out. 1 shows the cross sections after this process step
Anschließend werden die Reste der Photoresistschicht 5 entfernt. Es folgt die Abscheidung einer dünneren Si-Nitridschicht 8. Diese Schicht wird mittels RIE nur von den waagrechten Flächen entfernt, so daß der Polysiliziumhügel 6 nunmehr allseitig mit einer Si-Nitridkappe geschützt ist. Fig. 2 zeigt die Querschnitte nach diesem Teilschritt. 4The residues of the photoresist layer 5 are then removed. This is followed by the deposition of a thinner Si nitride layer 8. This layer is only removed from the horizontal surfaces by means of RIE, so that the polysilicon hill 6 is now protected on all sides with a Si nitride cap. Fig. 2 shows the cross sections after this substep. 4th
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Danach wird oxidiert. Dabei entstehen das dicke Feldoxid 9 und die p-leitenden Kanalstoppergebiete 10. Der Oxidationsvorgang dauert so lange, bis die verdünnte Polysiliziumschicht 3 von etwa 300 bis 400 nm vollständig in Siliziumoxid umgewandelt ist. Die Oxidunterwanderung der Si-Nitridschicht 8 ("birds beak"; "Vogelschnabel") wird dabei etwa 150 bis 200 nm betragen. Fig. 3 zeigt die entsprechenden Querschnitte.Then it is oxidized. This produces the thick field oxide 9 and the p-type channel stopper regions 10. The oxidation process continues until the thinned polysilicon layer 3 of approximately 300 to 400 nm is completely converted into silicon oxide. The oxide infiltration of the Si nitride layer 8 ("birds beak"; "bird beak") will be approximately 150 to 200 nm. Fig. 3 shows the corresponding cross sections.
Es wird erneut strukturiert. Mit Hilfe einer 2. Maske werden die dünne Si-Nitridschicht 8 im Source- und Drainbereich abgeätzt und gleichzeitig die dicke Si-Nitridschicht 4 um den Betrag der dünnen Si-Nitridschicht 8 verdünnt. Die Strukturierung muß auf dem Polysiliziumhügel 6 erfolgen, weil die Si-Nitridschicht 8 an den Seiten erhalten bleiben muß. Die Positioniergenauigkeit ist rechts in Fig. 4 mit Ab angedeutet. In diesem Bereich wird beim fertiggestellten Transistor eine etwas größere Kanallänge vorhanden sein. Da aber die Transistorbreite b»Ab ist, wird Ab nur einen geringen Einfluß auf die Transitoreigenschaft haben. In Fig. 4 sind wieder beide Querschnitte nach diesem Verfahrensschritt dargestellt.It is structured again. With the help of a second mask, the thin Si nitride layer 8 is etched off in the source and drain region and at the same time the thick Si nitride layer 4 is thinned by the amount of the thin Si nitride layer 8. The structuring must take place on the polysilicon hill 6, because the Si nitride layer 8 must be preserved on the sides. The positioning accuracy is indicated on the right in Fig. 4 with Ab. The transistor will have a slightly longer channel length in this area. However, since the transistor width is b »Ab, Ab will only have a slight influence on the transistor property. 4 shows both cross sections after this method step.
Anschließend wird durch einen isotropen Ätzvorgang der Polysiliziumhügel 6 an den beiden freigelegten Seiten abgetragen. Dabei entsteht die Unterätzung "u”, wobei die Unterätzung nicht gleichmäßig auf Grund des teilweise noch geschützten Hügels erfolgt. Fig. 5 zeigt wieder die entsprechenden Querschnitte.The polysilicon hill 6 is then removed on the two exposed sides by an isotropic etching process. This creates the undercut “u”, the undercut not taking place evenly due to the hill, which is still partially protected. 5 again shows the corresponding cross sections.
Nachfolgend werden die Reste der Si-Nitridschichten 4 und 8 entfernt. Danach wird mittels RIE der Polysiliziumhügel 6 abgetragen. Es wird so lange geätzt, bis die Schutzschicht 2 im Bereich der Unterätzung freiliegt. Am Ende des Ätzvorganges sollte eine möglichst rechteckige Form des Polysiliziumhügels 6 vorliegen. Die freigelegten Teile der Schutzschicht 2 werden danach abgeätzt. Fig. 6 zeigt beide Querschnitte.The residues of the Si nitride layers 4 and 8 are subsequently removed. The polysilicon hill 6 is then removed by means of RIE. It is etched until the protective layer 2 is exposed in the undercut area. At the end of the etching process, the polysilicon hill 6 should be as rectangular as possible. The exposed parts of the protective layer 2 are then etched off. Fig. 6 shows both cross sections.
Es wird nun eine hochdotierte n-leitende Polysiliziumschicht 11 abgeschieden und mit Hilfe der 3. Maske strukturiert. Die Lage dieser Polysiliziumschicht 11 in source-Drain-Richtung ist rechts in Fig. 7 zu erkennen. Diese Polysiliziumschicht 11 muß auf dem Polysiliziumhügel 6 verlaufen. Dabei darf Ab höchstens gleich Null werden.A highly doped n-type polysilicon layer 11 is now deposited and structured using the third mask. The position of this polysilicon layer 11 in the source-drain direction can be seen on the right in FIG. 7. This polysilicon layer 11 must run on the polysilicon hill 6. Ab may not exceed zero.
Es folgt die Abscheidung einer Isolatorschicht 12. Danach wird eine Photolackschicht 13 abgeschieden und planarisiert, bis die mit den Schichten 11 und 12 bedeckten Polysiliziumhügel 6 zum Vorschein kommen (Fig. 7).An insulator layer 12 follows. Then a photoresist layer 13 is deposited and planarized until the polysilicon mounds 6 covered with the layers 11 and 12 come to light (FIG. 7).
Anschließend wird die freigelegte Isolatorschicht 12 vom Polysiliziumhügel 6 entfernt. Danach wird die freigelegte hochdotierte Polysiliziumschicht 11 entfernt. Es wird so lange geätzt, bis die hochdotierte Polysiliziumschicht 11 bis zum Halbleitersubstrat 1 abgetragen ist. Dabei wird auch der undotierte Polysiliziumhügel 6 zum Teil abgetragen, wenn keine Schutzmaßnahmen vorgesehen werden. Wenn mit einem Ätzratenverhältnis von 2 : 1 für n+-Poly : undot. Polysilizium gerechnet wird, so bleibt etwa die Hälfte des undotierten Polysiiiziumhügels 6 stehen. Diese Dicke ist für die folgende Implantation als Schutz ausreichend. Es wird die Implantation 22 durchgeführt. Dabei werden Phosphor oder Arsen für die späteren n~-leitenden Gebiete des FET-Transistors implantiert. Das aktive Transistorgebiet wird durch den Rest des Polysiliziumhügels 6 geschützt (Fig. 8).The exposed insulator layer 12 is then removed from the polysilicon hill 6. The exposed highly doped polysilicon layer 11 is then removed. It is etched until the highly doped polysilicon layer 11 is removed as far as the semiconductor substrate 1. The undoped polysilicon hill 6 is also partially removed if no protective measures are provided. If with an etch rate ratio of 2: 1 for n + poly: undot. Polysilicon is calculated, so about half of the undoped polysilicon hill 6 remains. This thickness is sufficient as protection for the following implantation. The implantation 22 is carried out. Phosphorus or arsenic are implanted for the later n ~ -containing regions of the FET transistor. The active transistor region is protected by the rest of the polysilicon hill 6 (FIG. 8).
Es folgt eine Temperung, wobei dünne Oxidschichten auf allen freien Siliziumflächen entstehen. Temperung und Implantation können auch in der Reihenfolge vertauscht werden. Bei dieser Temperung diffundieren die n-Leitung bewirkenden Störstellen aus der hochdotierten Polysiliziumschicht 11 aus und erzeugen das n—leitende Gebiet 14. Gleichzeitig bildet sich das n~-leitende Gebiet 15 aus. Auf Grund der geringeren Oberflächenkonzentration des n~-leitenden Gebietes 15 tritt hier eine kleinere Eindringtiefe auf. Nachfolgend wird eine weitere Isolatorschicht 16 (z.B. Si02-Schicht) abgeschieden und mittels RIE nur von den waagrechten Flächen entfernt. Die Reste des Polysiliziumhügels 6 liegen damit wieder frei (Fig. 9). Anschließend wird mit Hilfe einer Siliziumätzung der Rest des Polysiiiziumhügels 6 abgetragen. Durch eine großflächige Oxidüberätzung werden der Rest der Schutzschicht 2 entfernt und die lateralen "Vogelschnä-bel" reduziert. Es wird ein Gateoxid 17 erzeugt. Danach folgen die Implantationen zur Einstellung der Schwellspannungen der Transistoren. Mit Hilfe einer Lackmaske werden zunächst die Depletion-Transisto-ren geschützt (4. Maske, 4. Lackstrukturierung). Durch eine Borimplantation wird die Schwellspannung der Enhancement-Transistoren eingestellt. Nachfolgend werden die Enhancement-Transistoren geschützt (5. Maske, 5. Lackstrukturierung). Durch eine Phosphorimplantation wird die Schwellspannung der Depletion-Transistoren eingestellt. Danach wird eine weitere hochdotierte Polysiliziumschicht 18 abgeschieden und planarisiert. Mit dieser Planarisierung wird eine Selbstpositionierung der Gates erreicht. Längs und quer zur Source-Drain-Richtung treten keine nennenswerten Überlappungen im Bereich dünner Oxidschichten auf. Fig. 10 zeigt die Querschnitte nach diesem Verfahrensschritt.An annealing follows, whereby thin oxide layers are formed on all free silicon surfaces. Tempering and implantation can also be reversed in order. During this tempering, the n-type impurities diffuse out of the highly doped polysilicon layer 11 and produce the n-type region 14. At the same time, the n-type region 15 is formed. Due to the lower surface concentration of the n -conducting region 15, a smaller depth of penetration occurs here. A further insulator layer 16 (e.g. SiO 2 layer) is subsequently deposited and only removed from the horizontal surfaces by means of RIE. The remains of the polysilicon hill 6 are thus exposed again (FIG. 9). The rest of the polysilicon hill 6 is then removed using silicon etching. The remainder of the protective layer 2 is removed by extensive oxide overetching and the lateral " Vogelschnä-bel " reduced. A gate oxide 17 is generated. This is followed by the implantations for setting the threshold voltages of the transistors. With the help of a paint mask, the depletion transistors are first protected (4th mask, 4th paint structure). The threshold voltage of the enhancement transistors is set by a boron implantation. The enhancement transistors are then protected (5th mask, 5th paint structure). The threshold voltage of the depletion transistors is set by a phosphor implantation. A further highly doped polysilicon layer 18 is then deposited and planarized. With this planarization, the gates are self-positioned. Longitudinal and transverse to the source-drain direction there are no significant overlaps in the area of thin oxide layers. 10 shows the cross sections after this method step.
Um den Schichtaufbau zu vervollständigen, werden Kontaktfenster in der Isolatorschicht 12 erzeugt (6. Maske, 6. Lackstrukturierung). Danach werden weitere Leitbahn· und Isolierschichten abgeschieden und strukturiert. 5In order to complete the layer structure, contact windows are produced in the insulator layer 12 (6th mask, 6th lacquer structure). Then further interconnect and insulating layers are deposited and structured. 5
AT 404 524 BAT 404 524 B.
Durch diesen Verfahrensablauf sind Transistorstrukturen entstanden, die flächenmäBig kleine n+/n--leitende Source-Draingebiete aufweisen. Damit weisen auch die parasitären Kapazitäten zum Substrat sehr kleine Werte auf. Durch die n“-leitenden Gebiete können die elektrischen Eigenschaften der Transistoren erheblich verbessert werden (geringe Schwellspannungsdrift, kleinere Substrat- und Gateströme). Die Länge der n~-leitenden Gebiete kann genau und reproduzierbar eingestellt werden. Dadurch, daß das Gateoxid fast am Ende des technologischen Prozesses erzeugt wird, treten nur eine geringe Temperatur- und keine Strahlenbelastung des Gateoxids auf. Es können sehr dünne Gateoxidschichten zuverlässig realisiert werden.This process sequence has resulted in transistor structures which have small n + / n - conductive source-drain regions in terms of area. The parasitic capacitances to the substrate thus also have very small values. The n “-conducting regions can significantly improve the electrical properties of the transistors (low threshold voltage drift, smaller substrate and gate currents). The length of the n-conducting regions can be set precisely and reproducibly. The fact that the gate oxide is generated almost at the end of the technological process means that only a low temperature and no radiation exposure of the gate oxide occurs. Very thin gate oxide layers can be reliably implemented.
Zur weiteren flächenmäßigen Reduzierung der Bahngebiete wird folgender Verfahrensablauf gewählt:The following procedure is used to further reduce the area of the railway area:
Nach Realisierung des Polysiliziumhügels 6 gemäß Fig. 6 wird die Phosphor- oder Arsenimplantation 22 durchgeführt (Fig. 11). Anschließend wird oxidiert. Dabei entstehen eine Oxidschicht 20 und die n~-dotierten Gebiete 15 (Fig. 12). Danach wird mittels RIE die Oxidschicht 20 nur von den waagrechten Flächen entfernt und bleibt auf den senkrechten Rächen erhalten.After realization of the polysilicon hill 6 according to FIG. 6, the phosphorus or arsenic implantation 22 is carried out (FIG. 11). It is then oxidized. This creates an oxide layer 20 and the n-doped regions 15 (FIG. 12). Thereafter, the oxide layer 20 is only removed from the horizontal surfaces by means of RIE and remains on the vertical surfaces.
Die Feldoxidschicht 9 wird dabei ebenfalls um den Betrag der Oxidschicht 20 abgetragen (Fig. 13). Es folgt die Abscheidung der hochdotierten Polysiliziumschicht 11. Diese wird dann strukturiert. Nachfolgend wird die Isolatorschicht 12 abgeschieden. Danach wird die Photoresistlackschicht 13 abgeschieden und planarisiert, bis die Isolatorschicht 12 auf dem Polysiliziumhügel 6 zum Vorschein kommt (Rg. 14). An Stelle der Photoresistlackschicht 13 können auch Polysilizium oder ähnliche Materialien verwendet werden. Die Planarisierung kann auch mit Hilfe eines Mehrschichtfackaufbaus und einer Dummy-Maske realisiert werden.The field oxide layer 9 is also removed by the amount of the oxide layer 20 (FIG. 13). The highly doped polysilicon layer 11 is then deposited. This is then structured. The insulator layer 12 is subsequently deposited. Thereafter, the photoresist layer 13 is deposited and planarized until the insulator layer 12 appears on the polysilicon hill 6 (Rg. 14). Polysilicon or similar materials can also be used instead of the photoresist layer 13. The planarization can also be implemented with the aid of a multilayer flare structure and a dummy mask.
Anschließend wird die freigelegte Isolatorschicht 12 vom Polysiliziumhügel 6 abgetragen. Danach wird die freigelegte Polysiliziumschicht 11 entfernt. Es wird nun so lange geätzt, bis etwa die Hälfte der hochdotierten Polysiliziumschicht 11 von der Hügelwand abgetragen ist. Der Abtrag ist dabei unkritisch. Größere Toleranzen können zugelassen werden (Fig. 15). Es folgt die Abscheidung der weiteren Isolatorschicht 16. Diese weitere Isolatorschicht 16 wird zur Auffüllung der Vertiefungen zwischen der Isolatorschicht 12 und der Oxidschicht 20 verwendet. An Stelle der weiteren Isolatorschicht 16 kann auch eine dünne undotierte Polysiliziumschicht abgeschieden und anschließend oxidiert werden (Rg. 16).The exposed insulator layer 12 is then removed from the polysilicon hill 6. The exposed polysilicon layer 11 is then removed. It is then etched until approximately half of the highly doped polysilicon layer 11 has been removed from the hill wall. The removal is not critical. Larger tolerances can be allowed (Fig. 15). This is followed by the deposition of the further insulator layer 16. This further insulator layer 16 is used to fill up the depressions between the insulator layer 12 and the oxide layer 20. Instead of the further insulator layer 16, a thin undoped polysilicon layer can also be deposited and then oxidized (Rg. 16).
Nachfolgend wird die weitere Isolatorschicht 16 durch einen isotropen (d.h. in allen Richtungen gleichmäßigen) Ätzvorgang abgetragen. Die Vertiefungen bleiben aufgefüllt. Es wird dann der Rest des Polysiiiziumhügels 6 abgeätzt. Anschließend wird die freigelegte Schutzschicht 2 abgetragen. Dabei werden die freien Isolatorschichten entsprechend verdünnt. Es folgt die Gateoxidation. Dabei entsteht das Gateoxid 17. Die n“-leitenden Gebiete 15 dehnen sich noch etwas weiter aus und die Isolatorschichten werden verdichtet. Durch das Gateoxid 17 werden dann die Implantationen zur Einstellung der Schwellspannungswerte vorgenommen. Danach wird die weitere hochdotierte Polysiliziumschicht 18 abgeschieden und planarisiert (Fig. 17). Die Isolatorschicht 12 wird dann strukturiert. Es werden die Kontaktfenster zur Polysiliziumschicht 11 realisiert. Diese können in einigen Varianten auch gleich nach der Gateoxidation realisiert werden. Das hat den Vorteil, daß die Kontaktfenster im weiteren Ablauf ebenfalls mit hochdotiertem Polysilizium aufgefüllt werden. Stufen am Kontaktfenster treten dann nicht mehr auf.The further insulator layer 16 is subsequently removed by an isotropic (i.e. uniform in all directions) etching process. The depressions remain filled. The rest of the polysilicon hill 6 is then etched off. The exposed protective layer 2 is then removed. The free insulator layers are diluted accordingly. The gate oxidation follows. This creates the gate oxide 17. The n-type regions 15 expand a little further and the insulator layers are compressed. The implantations for setting the threshold voltage values are then carried out by the gate oxide 17. The further highly doped polysilicon layer 18 is then deposited and planarized (FIG. 17). The insulator layer 12 is then structured. The contact windows to the polysilicon layer 11 are realized. In some variants, these can also be implemented immediately after the gate oxidation. This has the advantage that the contact windows are also filled with highly doped polysilicon in the further process. Steps at the contact window then no longer occur.
Um den Schichtaufbau zu vervollständigen, werden danach weitere Leitbahn- und Isolierschichten abgeschieden und strukturiert. Durch diese Verfahrensvariante können flächenmäßig sehr kleine geringdotierte Bahngebiete realisiert werden. Die Ausdiffusion aus der hochdotierten Polysiliziumschicht ist klein, da eine Hochtemperaturbehandlung nur noch durch die Gateoxidation erfolgt.To complete the layer structure, further interconnect and insulating layers are then deposited and structured. With this method variant, very small, lightly doped railway areas can be realized. The out-diffusion from the highly doped polysilicon layer is small, since high-temperature treatment is only carried out by the gate oxidation.
Sollen zu den MOS-Transistoren zusätzlich Bipolartransistoren realisiert werden, so ist folgende Prozeßvariante zu wählen: Der beschriebene Prozeßablauf bis zur Erzeugung des Polysiliziumhügels 6 bleibt erhalten (Fig. 6). An Stelle der n+-dotierten Polysiliziumschicht 11 wird eine undotierte Polysiliziumschicht abgeschieden. Diese undotierte Polysiliziumschicht wird im Emitter-Basisbereich des Bipolartransistors p-leitend und im Kollektorbereich n-leitend dotiert. Bei den MOS-Transistoren wird entsprechend verfahren. Der n-Kanal-MOS-Transistor wird in seinem Bereich n-leitend, der p-Kanal-MOS-Transistor dagegen p-leitend dotiert. Das bedeutet, daß zunächst die p-Kanalbereiche geschützt werden müssen, d. h. der Emitter-Basisbereich des Bipolartransistors und der p-Kanal-MOS-Transistor werden mit einer Lackoder Oxidschicht abgedeckt. Die freigelegten Teile der undotierten Polysiliziumschicht werden einer Phosphor- oder Arsenimplantation ausgesetzt. Anschließend werden diese Bereiche geschützt und die verbliebenen einer Borimplantation unterzogen. Danach wird weiter verfahren wie in Rg. 7, 8 und 9 dargestellt. Nach Entfernen des Polysiiiziumhügels 6 bleibt zunächst die Schutzschicht 2 erhalten. Es wird eine Photolackschicht abgeschieden, die strukturiert wird, so daß der EmitterBasisbereich des Bipolartransistors freiliegt. Danach folgt eine Borimplantation. Mit Hilfe dieser Borimplantation und einer nachfolgenden Temperung wird das p-leitende Basisgebiet 21 des Bipolartransistors erzeugt (Fig. 18). Anschließend werden die Photolackschicht und die Reste der Schutzschicht 2 entfernt. Nun wird die Gateoxidscthicht 17 6If additional bipolar transistors are to be implemented in addition to the MOS transistors, the following process variant should be selected: The process sequence described until the polysilicon bump 6 is generated is retained (FIG. 6). In place of the n + -doped polysilicon layer 11, an undoped polysilicon layer is deposited. This undoped polysilicon layer is doped p-type in the emitter base region of the bipolar transistor and n-type in the collector region. The same procedure is followed for the MOS transistors. The n-channel MOS transistor is n-conducting in its area, the p-channel MOS transistor, on the other hand, is p-conducting. This means that the p-channel areas must first be protected, i. H. the emitter base region of the bipolar transistor and the p-channel MOS transistor are covered with a lacquer or oxide layer. The exposed parts of the undoped polysilicon layer are exposed to a phosphorus or arsenic implant. These areas are then protected and the remaining areas are subjected to a boron implantation. Then proceed as shown in marg. 7, 8 and 9. After removing the polysilicon hill 6, the protective layer 2 is initially retained. A photoresist layer is deposited, which is patterned so that the emitter base region of the bipolar transistor is exposed. This is followed by a boron implantation. With the aid of this boron implantation and a subsequent tempering, the p-type base region 21 of the bipolar transistor is generated (FIG. 18). The photoresist layer and the remnants of the protective layer 2 are then removed. Now the gate oxide layer 17 6
Claims (3)
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| ATA174091A ATA174091A (en) | 1998-04-15 |
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1991
- 1991-09-03 AT AT174091A patent/AT404524B/en not_active IP Right Cessation
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Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON ELECTRON DEVICES, ED-29, NR. 4,APRIL 1982, S. 561-567 * |
Also Published As
| Publication number | Publication date |
|---|---|
| ATA174091A (en) | 1998-04-15 |
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